1.本发明涉及半导体集成电路领域，特别是涉及一种闪存(flash)的电荷泵补偿电路。
背景技术：
2.如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；如图3所示，是现有闪存的部分阵列结构图；现有闪存包括多个存储单元101，由多个所述存储单元101组成阵列单元301，由多个所述阵列单元301排列形成闪存的阵列结构。
3.各所述存储单元101都采用分离栅浮栅器件。
4.如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
5.所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。
6.所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n 区组成。
7.p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。
8.所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bla。
9.所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线blb。
10.各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
11.各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
12.所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。
13.对所述存储单元101的选定存储位进行编程(program)时，以对图2中所述第一栅极结构102a中的浮栅104对应的存储位即存储位
‘
a’为选定存储位为例，所加电压如表一所
示，包括：
14.所述控制栅线cg1接6v，用于将第一栅极结构102b所控制的沟道区的区域段打开即导通；
15.所述字线wl接1.4v，用于将所述第二栅极结构103所控制的沟道区的区域段打开；
16.位线blb接编程电流idp。
17.控制栅线cg0接9v的高压，位线bla接源编程电压vsp，vsp为4.5v的高压，这样，编程电流经过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道区的区域段到达所述第一栅极结构102a的底部之后，由于控制栅线cg0和所述位线bla都是高压，故能实现源端热电子注入编程。
18.表一
19.bla(v)cg0(v)wl(v)cg1(v)blb(v)vsp＝4.591.46idp
20.如图3所示，所述阵列结构中，各所述存储单元101排列成行和列。
21.各所述存储单元101的所述第一源漏区205a和所述第二源漏区205b连接到对应的位线，各所述位线为两列相邻的所述存储单元101共用。
22.所述阵列结构404包括多列存储片，各所述存储片之间隔离有对应的所述场氧。各所述存储片包括两条所述存储列以及3根位线。图3中显示了一列所述存储片。
23.在各所述存储片中，第一存储列中的各所述存储单元101的第一源漏区205a连接第一位线和第二位线中的一根以及第二源漏区205b连接所述第一位线和所述第二位线中的另一根，第二存储列中的各所述存储单元101的第一源漏区205a连接第三位线和第二位线中的一根以及第二源漏区205b连接所述第三位线和所述第二位线中的另一根。图3中显示了1列所述存储片，所述第一存储列的第一行的所述存储单元单独用标记101a标出，所述第二存储列的第一行的所述存储单元单独用标记101b标出。3根所述位线分别用标记bl0、bl1和bl2表示，其中，bl0为所述第一位线、bl1为所述第二位线以及bl2为所述第三位线。
24.在所述阵列结构404中，同一行上的各所述存储单元101的位于相同行的所述第二栅极结构103都连接到同一行的字线wl，同一行上的各所述存储单元101的位于相同行的所述第一栅极结构的所述控制栅105都连接到同一行的控制栅线。图2中，两条所述控制栅线分别用cg0和cg1表示。
25.在图3所示的具有所述存储片的阵列结构中，进行编程操作时，选定存储位不同时，加源编程电压即vsp的位线即选定位线的寄生电容形成的电容负载不同。
26.如当存储位
‘
a1’为选定存储位时，对应的选定位线为第二位线bl1；但是，由于所述选定存储位
‘
a1’对应的选定存储单元为存储单元101a，和存储单元101a的字线wl和控制栅线cg0和cg1的电压会使第一行的各存储单元101的各所述第一栅极结构和所述第二栅极结构103底部控制的沟道区的区域段都导通，故存储单元101b的源漏之间也导通，所以，第二位线bl1和第三位线bl2导通，为了，防止第二位线bl1和第三位线bl2之间产生漏电，需要将第三位线bl2也设置为vsp。第一位线bl0会接漏编程电流即idp。所以，选定位线为bl1时，源编程电压vsp需要先同时对位线bl1和bl2的总寄生电容进行充电，相对于单根位线的寄生电容，双根位线的寄生电容会翻倍。故在初始阶段，位线bl2的电压上升较慢并从而电压较低，具体请参考图4的曲线301所示。
27.如当存储位
‘
a2’为选定存储位时，对应的选定位线为第一位线bl0；同样，wl和cg0以及cg1的电压，会使第一行的存储单元101a和101b的源漏之间也导通，所以，第二位线bl1和第三位线bl2导通；第一位线bl0会接vsp，第二位线bl1会接idp，第三位线bl2则会接vdp，vdp的大小和第二位线bl1接idp后形成的电压大小相等，故也不会通过第三位线bl2漏电。所以，vsp实际仅需加到一个位线即第一位线bl0上，和选定存储位为存储位
‘
a1’相比，进行vsp充电时位线的寄生电容形成的电容负载会降低，从而初始阶段的电压也升高，具体请参考图4的曲线302所示。
28.比较曲线301和302所示可知，由于对选定存储位的编程时通过热电子注入实现的，故当选定位线的电压较小时，则无法实现编程，故初始阶段的电压不同时，实际的编程时间会不同，所以，实际注入到浮栅中的电荷也就不同，编程深度也就不同。图4中，曲线301对应的实际编程时间为ta1,曲线302对应的实际编程时间为ta2，ta2会大于ta1，故存储位
‘
a2’的编程深度更深，二者的编程深度的差异较大。
技术实现要素：
29.本发明所要解决的技术问题是提供一种闪存的电荷泵补偿电路，能在编程时对源编程电压所加的选定位线的寄生电容对选定位线的初始电压偏低进行电荷补偿从而能提高选定位线上的实际源编程电压的大小并从而改善编程深度；还能进一步将不同地址的存储位所对应的寄生电容大小不同的选定位线的初始电压大差别降低，从而改善不同地址的存储位所对应的寄生电容大小不同的选定位线上的实际源编程电压的大小一致性并从而减少不同地址的存储位的编程深度的差异。
30.为解决上述技术问题，本发明提供的闪存的电荷泵补偿电路包括：
31.第一电荷泵，输出端输出源编程电压，在第一编程信号为有效电平时，所述源编程电压输出到闪存的阵列结构中的选定位线。
32.第二电荷泵，输出端通过第一开关连接到所述第一电荷泵的输出端。
33.所述第一开关的控制端连接第一使能信号，所述第一使能信号为有效电平的时间可控并用以控制所述第一开关的导通时间。
34.所述选定位线具有寄生电容，所述源编程电压会对所述选定位线的寄生电容进行充电使所述选定位线的电位上升并达到所述源编程电压，初始阶段为所述选定位线的电位达到所述源编程电压之前的阶段。
35.所述第一使能信号的有效电平时段位于所述初始阶段中，使得所述第二电荷泵的第二输出电压在所述初始阶段也对所述选定位线的寄生电容进行补偿充电，以提高所述初始阶段中所述选定位线的电压，改善编程深度。
36.进一步的改进是，所述闪存中，包括多个所述寄生电容不同的所述选定位线。
37.所述第一使能信号的有效电平时段的时间长短根据对应的所述选定位线的所述寄生电容的大小设置，所述选定位线的所述寄生电容越大，所述第一使能信号的有效电平时段的时间越长；所述选定位线的所述寄生电容越小，所述第一使能信号的有效电平时段的时间越短。
38.进一步的改进是，所述闪存包括多个存储单元，由多个所述存储单元排列形成所述阵列结构，所述阵列结构中，各所述存储单元排列成行和列。
39.同一列的各所述存储单元并联在两根相邻的位线之间并组成存储列。
40.所述位线包括共用位线以及独立位线，所述共用位线为被两列相邻的所述存储列共用，所述独立位线仅供对应的一列所述存储列单独使用。
41.进一步的改进是，各所述存储单元都采用分离栅浮栅器件。
42.所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅，所述浮栅作为存储位。
43.各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的所述位线。
44.进一步的改进是，所述阵列结构包括多列存储片，各所述存储片之间隔离有对应的所述场氧。
45.各所述存储片包括两条所述存储列以及3根位线。
46.在各所述存储片中，第一存储列中的各所述存储单元的第一源漏区连接第一位线和第二位线中的一根以及第二源漏区连接所述第一位线和所述第二位线中的另一根，第二存储列中的各所述存储单元的第一源漏区连接第三位线和第二位线中的一根以及第二源漏区连接所述第三位线和所述第二位线中的另一根。
47.进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
48.进一步的改进是，所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n 区组成。
49.p型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。
50.进一步的改进是，在所述阵列结构中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行的所述第一栅极结构的所述控制栅都连接到同一行的控制栅线。
51.对选定存储单元的选定存储位进行编程操作时，和所述选定存储单元连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。
52.和所述选定存储单元同一行的各所述存储单元的各所述第一栅极结构和所述第二栅极结构底部控制的沟道区的区域段都导通。
53.在所述存储片中，当所述选定位线为所述第二位线时，所述选定位线为共用位线，和所述选定存储单元同一行的非选定存储单元的另一根位线也连接所述源编程电压。
54.在所述存储片中，当所述选定位线为所述第一位线和所述第三位线中的一根时，所述选定位线为独立位线，所述第二位线连接所述漏编程电流，所述第一位线和所述第三位线中的另一根位线为和所述选定存储单元同一行的非选定存储单元的位线且连接漏编程电压。
55.进一步的改进是，所述漏编程电压等于所述选定存储单元导通后所述漏编程电流在所述第二位线上所形成的电压。
56.进一步的改进是，所述第二电荷泵的输出端还连接到第三电荷泵的输入端，所述第三电荷泵的输出端输出控制栅电压。
57.进一步的改进是，所述第一使能信号由第一电路的输出端输出，所述第一电路的输入端连接所述第一编程信号；所述第一电路包括：第一与门，第一反相器和第一可调定时电路。
58.所述第一反相器的输入端连接所述第一编程信号。
59.所述第一反相器的输出端连接到所述第一可调定时电路的输入端。
60.所述第一与门的第一输入端连接所述第一编程信号以及第二输入端连接所述第一可调定时电路的输出端。
61.所述第一与门的输入端输出所述第一使能信号。
62.进一步的改进是，所述第一编程信号的有效电平为高电平，所述第一使能信号的有效电平为高电平。
63.进一步的改进是，所述第一可调定时电路包括：第二反相器、可调反相延时单元、第三反相器和第四反相器。
64.所述第二反相器的输入端连接所述第一反相器的输出端。
65.所述第二反相器的输出端连接所述可调反相延时单元的输入端。
66.所述可调反相延时单元的输出端连接所述第三反相器的输入端。
67.所述第三反相器的输出端连接所述第四反相器的输入端。
68.所述第四反相器的输出端输出所述第一使能信号。
69.进一步的改进是，所述可调反相延时单元包括：第一pmos管、第一nmos管、第一电阻电路和第一电容电路。
70.所述第一pmos管的源极接电源电压。
71.所述第一pmos管的栅极和所述第一nmos管的栅极连接在一起并作为所述可调反相延时单元的输入端。
72.所述第一nmos管和所述第一电阻电路串联在所述第一pmos管的漏极和地之间。
73.所述第一电容电路连接在所述第一pmos管的漏极和地之间。
74.所述第一pmos管的漏极作为所述可调反相延时单元的输出端。
75.所述可调反相延时单元的输出信号为输入信号的反相延时信号并具有第一延时时间，由所述第一延时时间确定所述第一使能信号的有效电平时段的时间长度。
76.所述第一延时时间由所述第一电阻电路的电阻和所述第一电容电路的电容的乘积调节，所述第一电阻电路为可调电阻或者所述第一电容电路为可调电容，通过调节所述第一电阻电路或者所述第一电容电路调节所述第一延伸时间。
77.进一步的改进是，所述第一电阻电路采用固定电阻。
78.所述第一电容电路包括：
79.多条并联在所述第一pmos管的漏极和地之间的电容支路；各所述电容支路由一个开关和子电容串联而成。
80.所述电容支路的数量由所述闪存中各地址的所述选定存储位所对应的所述选定位线的寄生电容的不同值的总数量决定。
81.各所述电容支路的子电容的大小不同且各所述电容支路的子电容的电容值和所
述闪存中各地址的所述选定存储位所对应的所述选定位线的寄生电容中的一个值相对应。
82.编程时，当对所述选定存储位的地址确定后，和所述选定存储位所对应的所述选定位线的寄生电容相对应的所述电容支路导通以及和所述选定存储位所对应的所述选定位线的寄生电容不相对应的所述电容支路断开。
83.进一步的改进是，所述闪存中各地址的所述选定存储位所对应的所述选定位线的寄生电容的不同值的总数量为两个，所述电容支路的数量为两个。
84.第一电容电路支路由第二开关和第二电容串联而成。
85.第二电容支路由第三开关和第三电容串联而成。
86.所述第二电容大于所述第三电容。
87.所述第二开关的控制端连接第一控制信号。
88.所述第三开关的控制端连接第二控制信号。
89.编程时，当所述选定存储位所对应的所述选定位线的寄生电容较大时，所述第一控制信号有效使所述第二开关导通以及所述第二控制信号无效使所述第三开关断开；当所述选定存储位所对应的所述选定位线的寄生电容较小时，所述第一控制信号无效使所述第二开关断开以及所述第二控制信号有效使所述第三开关导通。
90.进一步的改进是，所述第二电荷泵的输出端和地之间还连接第一电容。
91.本发明在现有提高源编程电压的第一电荷泵的基础上，在对选定位线的寄生电容进行充电的初始阶段，增加第二电荷泵对选定位线的寄生电容进行补偿充电，这样就能加快对选定位线的寄生电容的初始阶段的充电速度，从而能提高选定位线在初始阶段的电压，使得选定位线快速达到源编程电压，能防止由于初始阶段选定位线的电压过低而降低注入到闪存的存储单元中的存储电荷的数量，从而能改善编程深度，所以，本发明能在编程时对源编程电压所加的选定位线的寄生电容对选定位线的初始电压偏低进行电荷补偿从而能提高选定位线上的实际源编程电压的大小并从而改善编程深度；
92.本发明能调节第二电荷泵的使能时间即第一使能信号为有效电平的时间来调节通过第二电荷泵对选定位线的寄生电容进行补偿充电的量，而且能对具有不同寄生电容的选定位线进行不同时间的补偿充电，从而能使具有不同寄生电容的选定位线在初始阶段抬升后的电压值接近，也即能减少具有不同寄生电容的选定位线在初始阶段的电压差异，对应的选定存储位的编程深度的差异也得到降低，故对不同地址的存储位的编程深度的均匀性得到提升，所以，本发明还能进一步将不同地址的存储位所对应的寄生电容大小不同的选定位线的初始电压大差别降低，从而改善不同地址的存储位所对应的寄生电容大小不同的选定位线上的实际源编程电压的大小一致性并从而减少不同地址的存储位的编程深度的差异，提高对不同地址的存储位的编程深度的均匀性。
附图说明
93.下面结合附图和具体实施方式对本发明作进一步详细的说明：
94.图1是现有闪存的存储单元的电路结构示意图；
95.图2是现有闪存的存储单元的剖面结构示意图；
96.图3是现有闪存的部分阵列结构图；
97.图4是现有闪存的两个不同存储位对应的选定位线在加源编程电压时的电压曲
线；
98.图5是本发明实施例闪存的电荷泵补偿电路的结构图；
99.图6是本发明实施例闪存的电荷泵补偿电路中第一电路的电路图；
100.图7是图6中第一可调定时电路的电路图；
101.图8是本发明实施例闪存中对选定存储位进行编程时的信号曲线；
102.图9是本发明实施例闪存的两个不同存储位对应的选定位线在加源编程电压时的电压曲线。
具体实施方式
103.如图5所示，是本发明实施例闪存的电荷泵补偿电路的结构图；如图6所示，是本发明实施例闪存的电荷泵补偿电路中第一电路501的电路图；图7是图6中第一可调定时电路504的电路图；如图8所示，是本发明实施例闪存中对选定存储位进行编程时的信号曲线；本发明实施例闪存的电荷泵补偿电路包括：
104.第一电荷泵401，输出端输出源编程电压vsp，在第一编程信号prog2为有效电平时，所述源编程电压vsp输出到闪存的阵列结构404中的选定位线。图5中，所述第一电荷泵401也采用vsp pump表示，所述闪存的阵列结构404也采用array表示。
105.第二电荷泵402，输出端通过第一开关405a连接到所述第一电荷泵401的输出端。图5中，所述第二电荷泵402也采用bleeder pump表示。
106.本发明实施例中，所述第二电荷泵402的输出端和地之间还连接第一电容cble。
107.所述第一开关405a的控制端连接第一使能信号bleeder_en，所述第一使能信号bleeder_en为有效电平的时间可控并用以控制所述第一开关405a的导通时间。所述第一使能信号bleeder_en为非有效电平时，所述第一开关405a会断开。
108.所述选定位线具有寄生电容，所述源编程电压vsp会对所述选定位线的寄生电容进行充电使所述选定位线的电位上升并达到所述源编程电压vsp，初始阶段为所述选定位线的电位达到所述源编程电压vsp之前的阶段。
109.所述第一使能信号bleeder_en的有效电平时段位于所述初始阶段中，使得所述第二电荷泵402的第二输出电压在所述初始阶段也对所述选定位线的寄生电容进行补偿充电，以提高所述初始阶段中所述选定位线的电压，改善编程深度。
110.本发明实施例中，所述闪存中，包括多个所述寄生电容不同的所述选定位线。
111.所述第一使能信号bleeder_en的有效电平时段的时间长短根据对应的所述选定位线的所述寄生电容的大小设置，所述选定位线的所述寄生电容越大，所述第一使能信号bleeder_en的有效电平时段的时间越长；所述选定位线的所述寄生电容越小，所述第一使能信号bleeder_en的有效电平时段的时间越短。这样能使具有不同所述寄生电容的所述选定位线对应的选定存储位的编程深度的均一性得到提高。
112.所述闪存包括多个存储单元101，由多个所述存储单元101排列形成所述阵列结构404，所述阵列结构404中，各所述存储单元101排列成行和列。
113.同一列的各所述存储单元101并联在两根相邻的位线之间并组成存储列。
114.所述位线包括共用位线以及独立位线，所述共用位线为被两列相邻的所述存储列共用，所述独立位线仅供对应的一列所述存储列单独使用。
115.本发明实施例中，请参考图1和图2所示，各所述存储单元101都采用分离栅浮栅104器件。所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
116.所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。
117.所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n 区组成。
118.p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。
119.所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bla。
120.所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线blb。
121.各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
122.各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
123.所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。
124.如图3所示，所述阵列结构404包括多列存储片，各所述存储片之间隔离有对应的所述场氧。各所述存储片包括两条所述存储列以及3根位线。
125.在各所述存储片中，第一存储列中的各所述存储单元101的第一源漏区205a连接第一位线和第二位线中的一根以及第二源漏区205b连接所述第一位线和所述第二位线中的另一根，第二存储列中的各所述存储单元101的第一源漏区205a连接第三位线和第二位线中的一根以及第二源漏区205b连接所述第三位线和所述第二位线中的另一根。图3中显示了1列所述存储片，所述第一存储列的第一行的所述存储单元单独用标记101a标出，所述第二存储列的第一行的所述存储单元单独用标记101b标出。3根所述位线分别用标记bl0、bl1和bl2表示，其中，bl0为所述第一位线、bl1为所述第二位线以及bl2为所述第三位线。
126.在所述阵列结构404中，同一行上的各所述存储单元101的位于相同行的所述第二栅极结构103都连接到同一行的字线wl，同一行上的各所述存储单元101的位于相同行的所述第一栅极结构的所述控制栅105都连接到同一行的控制栅线。图2中，两条所述控制栅线分别用cg0和cg1表示。
127.对选定存储单元的选定存储位进行编程操作时，和所述选定存储单元连接的两根
所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。本技术中，所述选定位线是指和高压即所述源编程电压vsp相连的位线。由图3所示可知，当所述选定存储位为存储位
‘
a1’和
‘
a2’时，对应的所述选定存储单元都为存储单元101a；当所述选定存储位为存储位
‘
a1’时，所述选定位线为位线bl1；当所述选定存储位为存储位
‘
a2’时，所述选定位线为位线bl10。
128.和所述选定存储单元同一行的各所述存储单元101的各所述第一栅极结构和所述第二栅极结构103底部控制的沟道区的区域段都导通。也即，当所述存储单元101a为所述选定存储单元时，所述存储单元101b的各所述第一栅极结构和所述第二栅极结构103底部控制的沟道区的区域段都导通，这样位线bl1和bl2会导通。
129.在所述存储片中，当所述选定位线为所述第二位线bl1时，所述选定位线为共用位线，和所述选定存储单元同一行的非选定存储单元的另一根位线如第三位线bl2也连接所述源编程电压vsp。这样所述源编程电压vsp对应所述第二位线bl2进行充电时，实际的负载电容为所述第二bl1的寄生电容和所述第三位线bl2的寄生电容的和。
130.在所述存储片中，当所述选定位线为所述第一位线和所述第三位线中的一根如第一位线bl0时，所述选定位线为独立位线，所述第二位线bl2连接所述漏编程电流即idp，所述第一位线和所述第三位线中的另一根位线如第三位线bl2为和所述选定存储单元同一行的非选定存储单元的位线且连接漏编程电压即vdp。通常，所述漏编程电压等于所述选定存储单元导通后所述漏编程电流在所述第二位线上所形成的电压。vd也为所述第二位线bl2在连接idp后所形成的电压。
131.如图5所示，所述第二电荷泵402的输出端还连接到第三电荷泵403的输入端，所述第三电荷泵403的输出端输出控制栅电压vcg。图5中，所述第三电荷泵403还采用additional pump表示。所述第二电荷泵402和所述第三电荷泵403级联形成一个输出所述控制栅电压vcg的电荷泵，也即，实际上不需要额外单独设置所述第二电荷泵402，仅需在输出所述控制栅电压vcg的电荷泵的级联结构中对应的级数取出作为所述第二电荷泵402的输出端即可。
132.本发明实施例中，如图6所示，所述第一使能信号bleeder_en由第一电路501的输出端输出，所述第一电路501的输入端连接所述第一编程信号prog2；所述第一电路501包括：第一与门502，第一反相器503a和第一可调定时电路504。
133.所述第一反相器503a的输入端连接所述第一编程信号prog2。
134.所述第一反相器503a的输出端连接到所述第一可调定时电路504的输入端。
135.所述第一与门502的第一输入端连接所述第一编程信号prog2以及第二输入端连接所述第一可调定时电路504的输出端。
136.所述第一与门502的输入端输出所述第一使能信号bleeder_en。
137.如图8所示，所述第一编程信号prog2的有效电平为高电平，所述第一使能信号bleeder_en的有效电平为高电平。在其他实施例中也能分别将对应的有效电平取为低电平，仅需对电路进行相应的修改即可，这种修改根据现有常规技术手段即可实现，本技术不再详细描述。在一些实施例中，在编程操作中，控制信号还包括编程信号prog和写使能信号we，在所述编程操作中，所述编程信号prog会切换为高电平；所述写使能信号we会切换到使能信号，图8中，所述写使能信号we也是在高电平时使能。
138.如图7所示，本发明实施例中，所述第一可调定时电路504包括：第二反相器503b、可调反相延时单元506、第三反相器503c和第四反相器503d。
139.所述第二反相器503b的输入端连接所述第一反相器503a的输出端。
140.所述第二反相器503b的输出端连接所述可调反相延时单元506的输入端。
141.所述可调反相延时单元506的输出端连接所述第三反相器503c的输入端。
142.所述第三反相器503c的输出端连接所述第四反相器503d的输入端。
143.所述第四反相器503d的输出端输出所述第一使能信号bleeder_en。
144.所述可调反相延时单元506包括：第一pmos管mp1、第一nmos管mn1、第一电阻电路507和第一电容电路508。
145.所述第一pmos管mp1的源极接电源电压。
146.所述第一pmos管mp1的栅极和所述第一nmos管mn1的栅极连接在一起并作为所述可调反相延时单元506的输入端。
147.所述第一nmos管mn1和所述第一电阻电路507串联在所述第一pmos管mp1的漏极和地之间。
148.所述第一电容电路508连接在所述第一pmos管mp1的漏极和地之间。
149.所述第一pmos管mp1的漏极作为所述可调反相延时单元506的输出端。
150.所述可调反相延时单元506的输出信号为输入信号的反相延时信号并具有第一延时时间，由所述第一延时时间确定所述第一使能信号bleeder_en的有效电平时段的时间长度。
151.所述第一延时时间由所述第一电阻电路507的电阻和所述第一电容电路508的电容的乘积调节，所述第一电阻电路507为可调电阻或者所述第一电容电路508为可调电容，通过调节所述第一电阻电路507或者所述第一电容电路508调节所述第一延伸时间。
152.在一些较佳实施例中，所述第一电阻电路507采用固定电阻。在其他实施例中，也能通过调节所述第一电阻电路507的电阻值来实现所述第一延时时间的调节。
153.所述第一电容电路508包括：
154.多条并联在所述第一pmos管mp1的漏极和地之间的电容支路；各所述电容支路由一个开关和子电容串联而成。
155.所述电容支路的数量由所述闪存中各地址的所述选定存储位所对应的所述选定位线的寄生电容的不同值的总数量决定。
156.各所述电容支路的子电容的大小不同且各所述电容支路的子电容的电容值和所述闪存中各地址的所述选定存储位所对应的所述选定位线的寄生电容中的一个值相对应。
157.编程时，当对所述选定存储位的地址确定后，和所述选定存储位所对应的所述选定位线的寄生电容相对应的所述电容支路导通以及和所述选定存储位所对应的所述选定位线的寄生电容不相对应的所述电容支路断开。
158.由图3所示可知，所述闪存中各地址的所述选定存储位所对应的所述选定位线的寄生电容的不同值的总数量为两个，所述电容支路的数量为两个。在其他实施例中，当所述闪存的阵列结构改变时，所述闪存中各地址的所述选定存储位所对应的所述选定位线的寄生电容的不同值的总数量也能不同于两个，这时所述电容支路的数量也需要相应调整。
159.第一电容电路508支路由第二开关405b和第二电容c0串联而成。
160.第二电容c0支路由第三开关405c和第三电容c1串联而成。
161.所述第二电容c0大于所述第三电容c1。
162.所述第二开关405b的控制端连接第一控制信号a0。
163.所述第三开关405c的控制端连接第二控制信号a1。
164.编程时，当所述选定存储位所对应的所述选定位线的寄生电容较大时，如所述选定存储位为存储位
‘
a1’以及对应的所述选定位线为所述第二位线bl1时，所述第一控制信号a0有效使所述第二开关405b导通以及所述第二控制信号a1无效使所述第三开关405c断开；当所述选定存储位所对应的所述选定位线的寄生电容较小时，如所述选定存储位为存储位
‘
a2’以及对应的所述选定位线为所述第二位线bl0时，所述第一控制信号a0无效使所述第二开关405b断开以及所述第二控制信号a1有效使所述第三开关405c导通。
165.如图9所示，是本发明实施例闪存的两个不同存储位对应的选定位线在加源编程电压vsp时的电压曲线。和图4中的曲线301一样，曲线303所对应的选定存储位为存储位
‘
a1’，可以看出，曲线303的初始阶段的电压得到提升，编程深度会加深。
166.和图4中的曲线302一样，曲线304所对应的选定存储位为存储位
‘
a2’；可以看出，曲线304的初始阶段的电压得到提升，编程深度会加深。
167.同时，比较曲线303和304所示可知，二者之间在初始阶段的电压差异很小，故二者的编程差异变小，编程深度的均一性得到提升。
168.本发明实施例在现有提高源编程电压vsp的第一电荷泵401的基础上，在对选定位线的寄生电容进行充电的初始阶段，增加第二电荷泵402对选定位线的寄生电容进行补偿充电，这样就能加快对选定位线的寄生电容的初始阶段的充电速度，从而能提高选定位线在初始阶段的电压，使得选定位线快速达到源编程电压vsp，能防止由于初始阶段选定位线的电压过低而降低注入到闪存的存储单元101中的存储电荷的数量，从而能改善编程深度，所以，本发明实施例能在编程时对源编程电压vsp所加的选定位线的寄生电容对选定位线的初始电压偏低进行电荷补偿从而能提高选定位线上的实际源编程电压vsp的大小并从而改善编程深度；
169.本发明实施例能调节第二电荷泵402的使能时间即第一使能信号bleeder_en为有效电平的时间来调节通过第二电荷泵402对选定位线的寄生电容进行补偿充电的量，而且能对具有不同寄生电容的选定位线进行不同时间的补偿充电，从而能使具有不同寄生电容的选定位线在初始阶段抬升后的电压值接近，也即能减少具有不同寄生电容的选定位线在初始阶段的电压差异，对应的选定存储位的编程深度的差异也得到降低，故对不同地址的存储位的编程深度的均匀性得到提升，所以，本发明实施例还能进一步将不同地址的存储位所对应的寄生电容大小不同的选定位线的初始电压大差别降低，从而改善不同地址的存储位所对应的寄生电容大小不同的选定位线上的实际源编程电压vsp的大小一致性并从而减少不同地址的存储位的编程深度的差异，提高对不同地址的存储位的编程深度的均匀性。
170.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。