用于字线开关晶体管的具有多个阱的非易失性存储器
背景技术：
1.本公开涉及非易失性存储装置。
2.半导体存储器广泛用于各种电子设备，诸如蜂窝电话、数码相机、个人数字助理、医疗电子器件、移动计算设备、服务器、固态驱动器、非移动计算设备和其他设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的一个示例为闪存存储器(例如，nand型闪存存储器和nor型闪存存储器)。
3.将数据编程到非易失性存储器中通常包括将编程电压作为随时间增加幅值的一系列电压脉冲施加到所选择的存储器单元的控制栅极。在一个可能的方法中，脉冲的幅值随每个连续脉冲而增大预定的步长大小(例如，0.2伏至0.6伏)。在编程脉冲之间的周期中，执行验证操作。即，在连续编程脉冲之间读取正被并行编程的一组存储器单元中的每个存储器单元的编程电平以确定该编程电平是否等于或大于相应存储器单元正被编程到的验证电平。
4.对于一些架构，可同时编程或读取数千个存储器单元。例如，在nand架构的情况下，数千个存储器单元的控制栅极可通过通常所称的字线连接在一起。因此，通过将编程电压施加到字线，可一次编程数千个存储器单元。同样，通过将读取电压施加到字线，可一次读取数千个存储器单元。
5.存储器阵列可具有许多字线，每个字线用作不同组存储器单元的控制线。对于一些架构，一次在一个字线上执行编程或读取。通常，这被称为所选择的字线。因此，可将编程电压施加到所选择的字线，并且同时将不编程存储器单元的另一个电压施加到未选择的字线。
6.一种将必要电压施加到字线的技术是通过连接到每个字线的字线开关晶体管。对于一些技术，为了接通字线开关晶体管以将编程电压传送到字线，需要将字线开关晶体管的栅极偏置到至少编程电压加上该字线开关晶体管的阈值电压。编程电压可能相当大，因此所需的栅极电压甚至更大。为了适应大栅极电压，字线开关晶体管必须制造得比较小栅极电压所需要的大。随着存储器阵列已变得更大，具有更多字线和更多存储器单元，需要更多字线开关晶体管。因此，字线开关晶体管占据半导体管芯上的更多空间，这将需要更大的管芯或者防止包括执行其他功能的电路。因此，需要减小用于字线开关晶体管的空间。
附图说明
7.类似编号的元件是指不同的图中的共同部件。
8.图1是描绘存储系统的一个实施方案的框图。
9.图2a是存储器管芯的一个实施方案的框图。
10.图2b是集成存储器组件的一个实施方案的框图。
11.图2c和图2d描绘了集成存储器组件的不同实施方案。
12.图3是单片三维存储器结构的一个实施方案的一部分的透视图。
13.图4a是具有两个平面的存储器结构的框图。
14.图4b描绘了存储器单元的块的一部分的顶视图。
15.图4c描绘了存储器单元的块的一部分的剖视图。
16.图4d是存储器单元的竖直列的剖视图。
17.图4e是多个nand串的示意图，示出了多个子块。
18.图5描绘了阈值电压分布。
19.图6是描述将数据值分配给数据状态的一个示例的表。
20.图7是描述用于对非易失性存储器进行编程的过程的一个实施方案的流程图。
21.图8描绘了半导体管芯的顶表面的顶视图。
22.图9描绘了半导体管芯的一部分的更详细视图。
23.图10描绘了与图9相同的半导体管芯部分的透视图。
24.图11描绘了半导体管芯的另一个实施方案的顶视图。
25.图12描绘了半导体管芯的另一个实施方案的顶视图。
26.图13是字线开关晶体管的一个实施方案的横截面。
27.图14是存储器系统的部分的一个实施方案的电路图。
28.图15是描述用于对非易失性存储器进行编程的过程的一个实施方案的流程图。
29.图16是描述用于对非易失性存储器进行编程的过程的一个实施方案的时序图。
30.图17是描述用于对非易失性存储器进行编程的过程的一个实施方案的时序图。
具体实施方式
31.本文中描述用于减小字线开关晶体管的尺寸从而减小半导体管芯上用于该字线开关晶体管的空间的技术。字线开关晶体管通常位于三阱中。为了减小字线开关晶体管的尺寸，提出使用多个三阱并且基于在编程过程期间使用的字线电压范围将该字线开关晶体管分组到三阱中。在一个实施方案中，对于给定块，连接到数据字线的字线开关晶体管位于第一三阱中，并且连接到选择及虚设字线的字线开关晶体管位于第二三阱中。这种结构允许这些三阱被不同地偏置，使得跨字线开关晶体管的电压差减小。由于字线开关晶体管仅需要容纳比先前存储器系统更小的电压，所以字线开关晶体管可制作得更小，借此减小用于该字线开关晶体管的半导体管芯上的面积。
32.图1是实现本文所述的本发明技术的存储系统100的一个实施方案的框图。在一个实施方案中，存储系统100是固态驱动器(“ssd”)。存储系统100还可为存储卡、usb驱动器或其他类型的存储系统。本发明的技术不限于任何一种类型的存储器系统。存储系统100连接到主机102，主机可为计算机、服务器、电子设备(例如，智能电话、平板电脑或其他移动设备)、器具或使用存储器并具有数据处理能力的另一种装置。在一些实施方案中，主机102与存储系统100分开，但连接到存储系统。在其他实施方案中，存储系统100嵌入在主机102中。
33.图1中描绘的存储系统100的部件为电子电路。存储系统100包括连接到非易失性存储器130和本地高速易失性存储器140(例如，dram)的存储器控制器120。存储器控制器120使用本地高速易失性存储器140来执行某些功能。例如，本地高速易失性存储器140将逻辑存储在物理地址转换表(“l2p表”)中。
34.存储器控制器120包括连接到主机102并与其通信的主机接口152。在一个实施方
案中，主机接口152通过pci express(pcie)实现nvm express(nvme)。也可使用其他接口，诸如scsi、sata等。主机接口152还连接到片上网络(noc)154。noc是集成电路上的通信子系统。noc可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。noc技术将网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带来了显著的改善。与其他设计相比，noc提高了片上系统(soc)的可扩展性以及复杂soc的电源效率。noc的导线和链路由许多信号共享。由于noc中的所有链路可在不同的数据分组上同时运行，因此实现了高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，noc提供增强的性能(诸如吞吐量)和可扩展性。在其他实施方案中，noc 154可由总线替换。处理器156、ecc引擎158、存储器接口160和dram控制器164连接到noc 154并与其通信。dram控制器164用于操作本地高速易失性存储器140(例如，dram)并与其通信。在其他实施方案中，本地高速易失性存储器140可为sram或另一种类型的易失性存储器。
35.ecc引擎158执行纠错服务。例如，ecc引擎158根据实现的ecc技术执行数据编码和解码。在一个实施方案中，ecc引擎158是由软件编程的电子电路。例如，ecc引擎158可以是能够编程的处理器。在其他实施方案中，ecc引擎158是不具有任何软件的定制的专用硬件电路。在另一个实施方案中，ecc引擎158的功能由处理器156实现。
36.处理器156执行各种控制器存储器操作，诸如编程、擦除、读取和存储器管理过程。在一个实施方案中，处理器156由固件编程。在其他实施方案中，处理器156是不具有任何软件的定制的专用硬件电路。处理器156还实现转换模块，作为软件/固件过程或作为专用硬件电路。在许多系统中，使用与一个或多个存储器管芯相关联的物理地址将非易失性存储器向内寻址到存储系统。然而，主机系统将使用逻辑地址来寻址各种存储器位置。这使主机能够将数据分配给连续的逻辑地址，同时存储系统空闲下来按希望的那样在一个或多个存储器管芯的位置间存储数据。为了实现这种系统，存储器控制器120(例如，转换模块)在由主机使用的逻辑地址与由存储器管芯使用的物理地址之间执行地址转换。一个示例性具体实施是维护识别逻辑地址与物理地址之间的当前转换的表(即，上述l2p表)。l2p表中的条目可包括逻辑地址和对应物理地址的标识。虽然逻辑地址到物理地址表(或l2p表)包括字词“表”，但它们不必是字面意义上的表。而是，逻辑地址到物理地址表(或l2p表)可为任何类型的数据结构。在一些示例中，存储系统的存储器空间非常大，以致于本地存储器140不能保存所有l2p表。在这种情况下，将整组l2p表存储在存储器管芯130中，并且将l2p表的子集高速缓存(l2p高速缓存)在本地高速易失性存储器140中。
37.存储器接口160与非易失性存储器130通信。在一个实施方案中，存储器接口提供切换模式接口。也可使用其他接口。在一些示例性具体实施中，存储器接口160(或控制器120的另一部分)实现用于向一个或多个存储器管芯传输数据以及从一个或多个存储器管芯接收数据的调度器和缓冲器。
38.在一个实施方案中，非易失性存储器130包括一个或多个存储器管芯。图2a是包括非易失性存储器130的存储器管芯200的一个实施方案的功能框图。非易失性存储器130的一个或多个存储器管芯中的每一者都可以实现为图2a的存储器管芯200。图2a中描绘的部件是电路。存储器管芯200包括存储器阵列202，该存储器阵列可包括非易失性存储器单元，如下文更详细地描述。存储器阵列202的阵列端子线包括组织成行的各个字线层，以及组织
成列的各个位线层。然而，也可以实现其他取向。存储器管芯200包括行控制电路220，该行控制电路的输出208连接到存储器阵列202的相应字线。行控制电路220从系统控制逻辑电路206接收一组m行地址信号和一个或多个各种控制信号，并且通常可以包括诸如行解码器222、阵列端子驱动器224和块选择电路226等电路以用于读取操作和写入(编程)操作两者。行控制电路220还可以包括读取/写入电路。存储器管芯200还包括列控制电路210，该列控制电路包括感测放大器230，该感测放大器的输入端/输出端206连接到存储器阵列202的相应位线。尽管针对阵列202仅示出了单个块，但是存储器管芯可以包括可以被单独访问的多个阵列。列控制电路210从系统控制逻辑部件260接收一组n个列地址信号和一个或多个各种控制信号，并且通常可包括诸如列解码器212、阵列端子接收器或驱动器电路214、块选择电路216以及读取/写入电路和i/o多路复用器之类的电路。
39.系统控制逻辑部件260从存储器控制器120接收数据和命令，并且向主机提供输出数据和状态。在一些实施方案中，系统控制逻辑部件260(其包括一个或多个电路)包括提供存储器操作的管芯级控制的状态机262。在一个实施方案中，状态机262能够由软件编程。在其他实施方案中，状态机262不使用软件并且完全以硬件(例如，电子电路)实现。在另一个实施方案中，状态机262由微控制器或微处理器替换，该微控制器或微处理器在存储器芯片之上或之外。系统控制逻辑部件262还可以包括功率控制模块264，该功率控制模块控制在存储器操作期间供应给存储器结构202的行和列的功率和电压，并且可包括用于产生调节电压的电荷泵和调节器电路。系统控制逻辑部件262包括存储装置366(例如，ram、寄存器、锁存器等)，该存储装置可用于存储用于操作存储器阵列202的参数。
40.命令和数据经由存储器控制器接口268(也称为“通信接口”)在存储器控制器120与存储器管芯200之间传输。存储器控制器接口268是用于与存储器控制器120通信的电接口。存储器控制器接口268的示例包括切换模式接口和开放nand闪存接口(onfi)。也可以使用其他i/o接口。
41.在一些实施方案中，存储器管芯200的所有元件(包括系统控制逻辑部件360)可以形成为单个管芯的一部分。在其他实施方案中，系统控制逻辑部件260中的一部分或全部可形成在不同的管芯上。
42.在一个实施方案中，存储器结构202包括非易失性存储器单元的三维存储器阵列，其中多个存储器级形成在单个衬底诸如晶圆上方。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅(或其他类型的)衬底上方的有源区域的存储器单元的一个或多个物理级中一体地形成。在一个示例中，非易失性存储器单元包括具有电荷俘获层的垂直nand串。
43.在另一个实施方案中，存储器结构302包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的nand闪存存储器单元。也可使用其他类型的存储器单元(例如，nor型闪存存储器)。
44.被包括在存储器结构202中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器技术可用于形成存储器结构202。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。用于存储器结构202的存储器单元的合适技术的其他示例包括reram存储器(电阻式随机存取存储器)、磁阻式存储器(例如，mram、自旋转移矩mram、自旋轨道转矩mram)、feram、相变存储器(例如，pcm)
等等。用于存储器结构202的存储器单元架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列等等。
45.reram交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由x线和y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
46.另一个示例是通过磁存储元件来存储数据的磁阻随机存取存储器(mram)。这些元件由两个被薄绝缘层隔开的铁磁层形成，这两个铁磁层中的每一个铁磁层都可以保持磁化。这两个层中的一个层是被设置为特定极性的永磁体；另一个层的磁化可以被改变以匹配外磁场对存储存储器的磁化。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。下文将更详细地讨论基于mram的存储器实施方案。
47.相变存储器(pcm)利用了硫属化合物玻璃的独特性能。一个实施方案使用gete-sb2te3超晶格通过仅利激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可以通过阻止存储器单元接收光来抑制存储器单元。在其他pcm实施方案中，存储器单元通过电流脉冲来编程。应当注意，在该文件中使用“脉冲”不需要矩形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。各个可选择存储器单元或位内的这些存储器元件可以包括作为选择器的另外的串联元件，诸如双向阈值开关或金属绝缘体衬底。
48.本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构、存储器配置或材料构成，但涵盖了在如本文所述的以及如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
49.图2a的元件可以被分组为两个部分：(1)存储器结构202和(2)外围电路，该外围电路包括图2a中描绘的其他部件中的所有部件。存储器电路的重要特性是其容量，该容量可以通过如下方式增加：增加留给存储器结构202的存储系统100的存储器管芯的面积；然而，这减少了可用于外围电路的存储器管芯的面积。这可以对外围电路的这些元件造成相当严重的限制。例如，需要在可用区域内装配感测放大器电路，这可是对感测放大器设计架构的重大限制。关于系统控制逻辑部件260，可用面积减小可能会限制可在芯片上实现的可用功能。因此，在存储系统100的存储器管芯的设计中，需要对存储器结构202的专用面积量以及外围电路的专用面积量进行基本权衡。
50.存储器结构202与外围电路通常发生冲突的另一个区域是在形成这些区域时所涉及的处理中，因为这些区域通常涉及不同的处理技术以及在单个管芯上实施不同技术时的权衡。例如，当存储器结构202是nand闪存时，这是nmos结构，而外围电路通常是基于cmos的。例如，诸如感测放大器电路、电荷泵、状态机中的逻辑元件和系统控制逻辑部件260中的
其他外围电路的元件通常采用pmos设备。用于制造cmos管芯的处理操作在许多方面将不同于针对nmos闪存nand存储器或其他存储器单元技术所优化的处理操作。
51.为了改进这些限制，下文所述的实施方案可将图2a的元件分离到单独形成的管芯上，然后将这些管芯接合在一起。更具体地，存储器结构302可以形成在一个管芯(称为存储器管芯)上，并且外围电路元件中的一些或全部(包括一个或多个控制电路)可以形成在单独的管芯(称为控制管芯)上。例如，存储器管芯可以仅由存储器元件形成，诸如闪存nand存储器、mram存储器、pcm存储器、reram存储器或其他存储器类型的存储器单元阵列。然后可以将外围电路中的一些或全部电路(甚至包括诸如解码器和感测放大器等元件)移到单独的控制管芯上。这允许根据其技术单独地优化存储器管芯中的每个管芯。例如，nand存储器管芯可以针对基于nmos的存储器阵列结构进行优化，而无需担心现在已移到可以针对cmos处理进行优化的控制管芯上的cmos元件。这为外围元件提供了更多空间，如果外围元件被限制于容纳了存储器单元阵列的相同管芯的边缘，则现在可结合可能不容易结合的附加能力。然后可在接合式多管芯存储器电路中将两个管芯接合在一起，其中一个管芯上的阵列连接到另一个管芯上的外围元件。例如，虽然下面将集中介绍一个存储器管芯和一个控制管芯的接合式存储器电路，但其他实施方案可使用更多管芯，诸如两个存储器管芯和一个控制管芯。
52.图2b示出了图2a的布置的另选布置，其可使用晶圆对晶圆接合来实现以提供接合管芯对。图2b描绘了集成存储器组件207的一个实施方案的功能框图。一个或多个集成存储器组件207可用于实现存储系统100的非易失性存储器130。集成存储器组件307包括两种类型的半导体管芯(或更简洁地，“管芯”)。存储器管芯201包括存储器结构202。存储器结构202包括非易失性存储器单元。控制管芯211包括控制电路260、210和220(如上所述)。在一些实施方案中，控制管芯211被配置为连接到存储器管芯201中的存储器结构202。在一些实施方案中，存储器管芯201和控制管芯211接合在一起。
53.图2b示出了外围电路的示例，其包括形成于外围电路或控制管芯311中的控制电路，这些控制电路耦接到形成于存储器管芯201中的存储器结构202。通用部件以类似于图2a的方式标记。系统控制逻辑部件260、行控制电路220和列控制电路210位于控制管芯211中。在一些实施方案中，列控制电路210的全部或一部分以及行控制电路220的全部或一部分位于存储器管芯201上。在一些实施方案中，系统控制逻辑部件260中的一些电路位于存储器管芯201上。
54.系统控制逻辑部件260、行控制电路220和列控制电路210可以由常规工艺(例如，cmos工艺)形成，使得添加更常见于存储器控制器120上的元件和功能诸如ecc可能需要很少的附加工艺步骤或不需要附加工艺步骤(即，用于制造控制器120的相同工艺步骤也可以用于制造系统控制逻辑部件260、行控制电路220和列控制电路210)。因此，尽管移走管芯(诸如，存储器2管芯201)中的此类电路可减少制造此类管芯所需的步骤数量，但向管芯(诸如，控制管芯311)添加此类电路可能不需要许多附加的工艺步骤。由于使用cmos技术来实现控制电路260、210、220中的一些或全部，因此控制管芯211也可称为cmos管芯。
55.图2b示出了控制管芯211上的包括感测放大器230的列控制电路210，该列控制电路通过电路径206耦接到存储器管芯201上的存储器结构202。例如，电路径206可以在列解码器212、驱动器电路214、块选择器216与存储器结构202的位线之间提供电连接。电路径可
以从控制管芯211中的列控制电路210延伸穿过控制管芯211上的焊盘，这些焊盘接合到存储器管芯201的对应焊盘，这些对应焊盘连接到存储器结构202的位线。存储器结构202的每个位线都可具有电路径306中的连接到列控制电路210的对应的电路径，包括一对接合焊盘。类似地，行控制电路220(包括行解码器222、阵列驱动器224和块选择器226)通过电路径208耦接到存储器结构202。电路径208中的每条电路径可以对应于字线、虚设字线或选择栅极线。也可在控制管芯211与存储器管芯201之间提供附加电路径。
56.出于本文档的目的，短语“一个或多个控制电路”可包括存储器控制器120、状态机262、系统控制逻辑部件260的全部或一部分、行控制电路200的全部或一部分、列控制电路210的全部或一部分、微控制器、微处理器和/或其他类似功能电路中的任一者或任何组合。一个或多个控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可以包括处理器、fga、asic、集成电路，或其他类型的电路。
57.在一些实施方案中，集成存储器组件207中存在多于一个控制管芯211和多于一个存储器管芯201。在一些实施方案中，集成存储器组件207包括多个控制管芯211和多个存储器管芯201的堆叠。图2c描绘了堆叠在衬底271上的集成存储器组件207(例如，包括控制管芯211和存储器管芯201的堆叠)的一个实施方案的侧视图。集成存储器组件207具有三个控制管芯211和三个存储器管芯201。在一些实施方案中，存在多于三个存储器管芯201和多于三个控制管芯211。
58.每个控制管芯211附连(例如，接合)到存储器管芯201中的至少一个存储器管芯。描绘了接合焊盘282/284中的一些接合焊盘。可能有更多的接合焊盘。接合在一起的两个管芯201、211之间的空间填充有固态层280，该固态层可以由环氧树脂或其他树脂或聚合物形成。该固态层280保护了管芯201、211之间的电连接，并进一步将该管芯固定在一起。各种材料可以用作固态层280，但是在实施方案中，该材料可以是来自henkel公司(该公司在美国加利福尼亚州设有办事处)的hysol环氧树脂。
59.集成存储器组件207可以例如以阶梯式偏移堆叠，使得每一层级处的接合焊盘均不被覆盖并且能够从上方触及。连接到接合焊盘的引线接合部270将控制管芯211连接到衬底271。多个此类引线接合可跨每个控制管芯211的宽度形成(即，形成到图2c的页面中)。
60.存储器管芯硅通孔(tsv)276可用于将信号路由穿过存储器管芯201。控制管芯硅通孔(tsv)278可以用于将信号路由穿过控制管芯211。可以在半导体管芯201、211中的集成电路形成之前、期间或之后形成tsv 276、278。可通过蚀刻穿过晶圆的孔来形成tsv。然后，可将这些孔衬有防金属扩散的阻挡。阻挡层又可以衬有种子层，并且种子层可以镀有电导体，诸如铜，尽管可以使用其他合适的材料，诸如铝、锡、镍、金、掺杂的多晶硅以及合金或其组合。
61.焊球272可以可选地附连到衬底271的下表面上的接触焊盘274。焊球272可用于将集成存储器组件207以电气方式和机械方式耦接到主机设备诸如印刷电路板。在集成存储器组件207将用作lga封装件的情况下，可以省略焊球272。焊球272可形成集成存储器组件207与存储器控制器120之间的接口的一部分。
62.图2d描绘了堆叠在衬底271上的集成存储器组件207的另一个实施方案的侧视图。图2d的集成存储器组件206具有三个控制管芯211和三个存储器管芯201。在一些实施方案
中，存在多于三个存储器管芯201和多于三个控制管芯211。在该示例中，每个控制管芯211接合到至少一个存储器管芯201。任选地，控制管芯211可接合到两个或更多个存储器管芯201。
63.描绘了接合焊盘282、284中的一些接合焊盘。可能有更多的接合焊盘。接合在一起的两个管芯201、211之间的空间填充有固态层280，该固态层可以由环氧树脂或其他树脂或聚合物形成。与图2c中的示例相比，图2d中的集成存储器组件207不具有阶梯式偏移。存储器管芯硅通孔(tsv)276可用于将信号路由穿过存储器管芯201。控制管芯硅通孔(tsv)278可以用于将信号路由穿过控制管芯211。
64.焊球272可以可选地附连到衬底271的下表面上的接触焊盘274。焊球272可用于将集成存储器组件207以电气方式和机械方式耦接到主机设备诸如印刷电路板。在集成存储器组件207将用作lga封装件的情况下，可以省略焊球272。
65.如上面已经简要讨论的，控制管芯211和存储器管芯201可接合在一起。每个管芯201、211上的接合焊盘可用于将这两个管芯接合在一起。在一些实施方案中，在所谓的cu-cu接合工艺中，接合焊盘在没有焊料或其他附加材料的情况下直接彼此接合。在cu-cu接合工艺中，接合焊盘被控制为高度平坦的，并且形成在高度受控的环境中，该环境基本上没有环境颗粒，否则该环境颗粒可能沉积在接合焊盘上并阻止紧密接合。在这种适当控制的条件下，接合焊盘对准并彼此压靠，以基于表面张力形成相互接合。这种接合可以在室温下形成，尽管也可以施加热量。在使用cu-cu接合的实施方案中，接合焊盘可以是约5μm见方，并且以5μm到5μm的间距彼此隔开。虽然该工艺在本文中被称为cu-cu接合，但是该术语也可以适用于接合焊盘由除铜之外的材料形成的情况。
66.当接合焊盘的面积小时，可能难以将半导体管芯接合在一起。通过在包括接合焊盘的半导体管芯的表面上提供膜层，可以进一步减小接合焊盘的尺寸和间距。膜层设置在接合焊盘周围。当管芯被放在一起时，接合焊盘可以彼此接合，并且各个管芯上的膜层可以彼此接合。这种接合技术可以称为混合接合。在使用混合接合的实施方案中，接合焊盘可以是约5μm见方，并且以1μm到5μm的间距彼此隔开。可以使用接合技术来提供具有更小尺寸和间距的接合焊盘。
67.一些实施方案可以在管芯201、211的表面上包括膜。如果最初没有提供这样的膜，则可以用环氧树脂或其他树脂或聚合物在底部填充管芯之间的空间。底部填充材料可作为液体施加，然后使其硬化为固态层。该底部填充的步骤保护了管芯201、211之间的电连接，并进一步将该管芯固定在一起。各种材料可用作底部填充材料，但在实施方案中，底部填充材料可以是来自henkel公司的hysol环氧树脂，该公司在美国加利福尼亚州设有办事处。
68.图3是可包括存储器结构202的单片三维存储器阵列/结构的一个示例性实施方案的一部分的透视图，该存储器结构包括被布置为竖直nand串的多个非易失性存储器单元。例如，图3示出了一个存储器块的一部分。所描绘的结构包括一组位线bl，其位于交替的介电层和导电层的堆叠上方。出于示例目的，将介电层中的一个标记为d，并且将导电层中的一个(也被称为字线层)标记为w。交替的介电层和导电层的数量可以基于特定具体实施要求而变化。一组实施方案包括介于108个至300个交替的介电层和导电层。也可使用多于或少于108个至300个层。如将在下面所解释，交替的介电层和导电层被局部互连件li划分为四个或更多个区域(例如，子块)。图3示出了两个指状部和两个局部互连件li。源极线层sl
位于交替的介电层和字线层下方。在交替的介电层和导电层的堆叠中形成存储器孔。例如，存储器孔被标记为mh。需注意，在图3中，介电层被描绘为透视图，使得读者可以看到位于交替的介电层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷捕集材料的材料填充存储器孔以形成存储器单元的竖直列来形成nand串。每个存储器单元可以存储一个或多个数据位。下面关于图4a至图4e提供包括存储器结构202的三维单片存储器阵列的更多细节。
69.图4a是说明存储器结构326的一个示例性组织的框图，该存储器结构被分为两个平面302和304。然后，将每个平面分成m个块。在一个示例中，每个平面具有约2000个块。然而，也可以使用不同数量的块和平面。在一个实施方案中，存储器单元的块是擦除单位。即，一个块的所有存储器单元一起被擦除。在其他实施方案中，可出于其他原因将存储器单元分组为块，诸如为了组织存储器结构326以启用信令和选择电路。在一些实施方案中，块表示一组连接的存储器单元，因为块的存储器单元共享一组公共的字线。例如，块的字线全部连接到该块的所有竖直nand串。尽管图4a示出了两个平面302/304，但是可以实现多于或少于两个平面。在一些实施方案中，存储器结构202包括四个平面。
70.图4b至图4e描绘了示例性三维(“3d”)nand结构，其对应于图3的结构并且可用于实现图2a和图2b的存储器结构202。图4b是描绘来自存储器结构326的一个块的一部分的顶视图的框图。图4b中描绘的框的部分对应于图4a的框2中的部分306。如从图4b中可见，图4b中描绘的块沿332的方向延伸。在一个实施方案中，存储器阵列具有许多层；然而，图4b仅示出了顶层。
71.图4b描绘了表示竖直列的多个圆圈。竖直列中的每一个包括多个选择晶体管(也称为选择栅极或选取栅极)和多个存储器单元。在一个实施方案中，每个竖直列实现一个nand串。例如，图4b描绘了竖直列422、432、442和452。竖直列422实现nand串482。竖直列432实现nand串484。竖直列442实现nand串486。竖直列452实现nand串488。下面提供了这些竖直列的更多细节。由于图4b中描绘的块沿箭头332的方向延伸，因此该块包括比图4b中描绘的更多的竖直列。
72.图4b还描绘了一组位线415，包括位线411、412、413、414、
……
、419。图4b示出了二十四个位线，因为仅示出了该块的一部分。设想的是，多于二十四个位线连接到该块的竖直列。表示竖直列的每个圆圈都有一个“x”以指示其与一个位线连接。例如，位线414连接到竖直列422、432、442和452。
73.图4b中描绘的块包括一组局部互连402、404、406、408和410，该组局部互连将各个层连接到在竖直列下方的源极线。局部互连件402、404、406、408和410还用于将块的每个层划分为四个区域；例如，图4b中描绘的顶层被分为区域420、430、440和450，这些区域被称为指状部。在实现存储器单元的块的层中，这四个区域被称为字线指状部，这些区域由局部互连件隔开。在一个实施方案中，在块的公共级上的字线指状部连接在一起以形成单一字线。在另一个实施方案中，在同一级上的字线指状部不连接在一起。在一个示例性具体实施中，位线仅连接到区域420、430、440和450中的每一者中的一个竖直列。在该具体实施中，每个块具有十六行活动列，并且每个位线连接到每个块中的四个行。在一个实施方案中，连接到公共位线的所有四个行都连接到相同的字线(经由连接在一起的在同一级上的不同字线指状部)；因此，系统使用源极侧选择线和漏极侧选择线来选择四个中的要进行存储器操作
(编程、验证、读取和/或擦除)的一个(或另一个子集)。
74.尽管图4b示出了在一个块中每个区域具有四行竖直列，四个区域就有十六行竖直列，但是这些确切数字是示例性实施方式。其他实施方案可以包括每一块更多或更少的区域、每一区域更多行或更少行的竖直列、以及每一块更多行或更少行的竖直列。
75.图4b还示出了竖直列是交错的。在其他实施方案中，可以使用不同交错模式。在一些实施方案中，竖直列不交错。
76.图4c描绘了三维存储器结构326的一个实施方案的一部分，示出了沿图4b的线aa的剖视图。该剖视图切穿竖直列432和434以及区域430(参见图4b)。图4c的结构包括四个漏极侧选择层sgd0、sgd1、sgd2和sgd3；四个源极侧选择层sgs0、sgs1、sgs2和sgs3；六个虚设字线层dd0、dd1、ds0、ds1、wldl、wldu；以及九十六个数据字线层wll0至wll95，这些数据字线层用于连接到数据存储器单元。其他实施方案可实现多于或少于四个漏极侧选择层、多于或少于四个源极侧选择层、多于或少于六个虚设字线层，以及多于或少于九十六个字线层。竖直列432和434被描绘为突出穿过漏极侧选择层、源极侧选择层、虚设字线层以及字线层。在一个实施方案中，每个竖直列都包括竖直nand串。例如，竖直列432包括nand串484。在竖直列和下面列出的层之下的是衬底101、该衬底上的绝缘膜454以及源极线sl。竖直列432的nand串在堆叠的底部处具有源极端并且在堆叠的顶部处具有漏极端。与图4b一致，图4c示出了经由连接器417连接到位线414的竖直列432。还描绘了局部互连件404和406。
77.为了便于引用，漏极侧选择层sgd0、sgd1、sgd2和sgd3；源极侧选择层sgs0、sgs1、sgs2和sgs3；虚设字线层dd0、dd1、ds0、ds1、wldl和wldu；以及数据字线层wll0至wll95被统称为导电层。在一个实施方案中，导电层由tin和钨的组合制成。在其他实施方案中，可以使用其他材料形成导电层，诸如掺杂的多晶硅、金属(诸如钨或金属硅化物)。在一些实施方案中，不同导电层可以由不同材料形成。在导电层之间的是介电层dl0-dl111。例如，介电层dl104在字线层wll94上方并且在字线层wll95下方。在一个实施方案中，介电层由sio2制成。在其他实施方案中，可以使用其他介电材料形成介电层。
78.在一个实施方案中，漏极侧选择层sgd0、sgd1、sgd2和sgd3漏极侧选择线；源极侧选择层sgs0、sgs1、sgs2和sgs3实现源极侧选择线；虚设字线层dd0、dd1、ds0、ds1、wldl和wldu实现虚设字线；并且数据字线层wll0至wll95实现数据字线。在一个实施方案中，将数据字线、虚设字线、漏极侧选择线和源极侧选择线统称为字线。
79.非易失性存储器单元沿竖直列形成，该竖直列延伸穿过堆叠中的交替的导电层和介电层。在一个实施方案中，存储器单元布置在nand串中。字线层wll0至wll95连接到存储器单元(也称为数据存储器单元)。虚设字线层dd0、dd1、ds0、ds1、wldl和wldu连接到虚设存储器单元。虚设存储器单元不存储主机数据并且没有资格存储主机数据(从主机提供的数据，诸如来自主机用户的数据)，而数据存储器单元有资格存储主机数据。在一些实施方案中，数据存储器单元和虚设存储器单元可具有相同结构。虚设字线连接到虚设存储器单元。漏极侧选择层sgd0、sgd1、sgd2和sgd3用于将nand串与位线电连接和断开。源极侧选择层sgs0、sgs1、sgs2和sgs3用于将nand串与源极线sl电连接和断开。
80.图4c还示出了接合区域。在一个实施方案中，蚀刻与介电层混合的九十六个字线层是昂贵和/或具有挑战性的。为了减轻这种负担，一个实施方案包括铺设与介电层交替的四十八个字线层的第一堆叠，铺设接合区域，以及铺设与介电层交替的四十八个字线层的
第二堆叠。接合区域定位在第一堆叠与第二堆叠之间。接合区域用于将第一堆叠连接到第二堆叠。在图4c中，第一堆叠被标记为“字线的下组”，并且第二堆叠被标记为“字线的上组”。在一个实施方案中，接合区域由与字线层相同的材料制成。在一组示例性具体实施中，多条字线(字线是控制线的一个示例，位线也可被认为是控制线)包括交替的字线层和介电层的第一堆叠、交替的字线层和介电层的第二堆叠，以及第一堆叠与第二堆叠之间的接合区域，如图4c所描绘的。
81.图4d描绘了包括竖直列432(存储器孔)的一部分的图4c的区域429的剖视图。在一个实施方案中，竖直列是圆形的；然而，在其他实施方案中，可使用其他形状。在一个实施方案中，竖直列432包括由诸如sio2的电介质制成的内芯层470。也可以使用其他材料。包围内芯470的是多晶硅沟道471。也可以使用除了多晶硅之外的材料。需注意，沟道471连接到位线和源极线。包围沟道471的是隧穿电介质472。在一个实施方案中，隧穿电介质472具有ono结构。包围隧穿电介质472的是电荷捕集层473，诸如(例如)氮化硅。也可以使用其他存储器材料和结构。本文所述的技术不限于任何特定材料或结构。
82.图4d描绘了介电层dll105、dll104、dll103、dll102和dll101，以及字线层wll95、wll94、wll93、wll92和wll91。字线层中的每个字线层包括由氧化铝层477包围的字线区域476，该氧化铝层由阻挡氧化物层478包围。在其他实施方案中，阻挡氧化物层可以是与电荷捕集层473平行并且相邻的竖直层。字线层与竖直列的物理相互作用形成存储器单元。因此，在一个实施方案中，存储器单元包括沟道471、隧穿电介质472、电荷捕集层473、阻挡氧化物层478、氧化铝层477以及字线区域476。例如，字线层wll95和竖直列432的一部分构成存储器单元mc1。字线层wll94和竖直列432的一部分构成存储器单元mc2。字线层wll93和竖直列432的一部分构成存储器单元mc3。字线层wll92和竖直列432的一部分构成存储器单元mc4。字线层wll91和竖直列432的一部分构成存储器单元mc5。在其他架构中，存储器单元可具有不同结构；然而，存储器单元仍将仍然是存储单元。
83.当对存储器单元进行编程时，电子存储在电荷捕集层473的与存储器单元相关联的一部分中。响应于字线区域476上的适当电压，这些电子通过隧穿电介质472从沟道471被吸引到电荷捕集层473中。存储器单元的阈值电压(vth)与所存储的电荷量成比例地增大。在一个实施方案中，通过电子的福勒-诺得海姆(fowler-nordheim)隧穿到电荷捕集层中来实现编程。在擦除操作期间，电子返回到沟道或空穴被注入到电荷捕集层中以与电子重组。在一个实施方案中，使用经由诸如栅极感应的漏极泄漏(gidl)的物理机制的空穴注入到电荷捕集层中来实现擦除。
84.图4e是图3至图4d中描绘的存储器的一部分的示意图。图4e示出了跨整个块延伸的物理数据字线wll0-wll95。图4e的结构对应于图4a至图4d的块2中的部分306，包括位线411、412、413、414、
……
、419。在该块内，每个位线连接到四个nand串。漏极侧选择线sgd0、sgd1、sgd2和sgd3用于确定四个nand串中的哪一个连接到相关联的位线。源极侧选择线sgs0、sgs1、sgs2和sgs3用于确定四个nand串中的哪一个连接到公共源极线。还可以考虑将该块划分成四个子块sb0、sb1、sb2和sb3。子块sb0对应于那些由sgd0和sgs0控制的竖直nand串，子块sb1对应于那些由sgd1和sgs1控制的竖直nand串，子块sb2对应于那些由sgd2和sgs2控制的竖直nand串，并且子块sb3对应于那些由sgd3和sgs3控制的竖直nand串。
85.虽然图3至图4e的示例性存储器系统是包括具有电荷捕集材料的竖直nand串的三
维存储器结构，但是其他(2d和3d)存储器结构也可与本文所述的技术一起使用。
86.上面讨论的存储器系统可以被擦除、编程和读取。在成功编程过程(具有验证)结束时，在适当时，存储器单元的阈值电压应当在用于经编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元的阈值电压的分布内。图5是阈值电压与存储器单元数目的曲线图，并且示出了当每个存储器单元存储三位数据时存储器阵列的示例性阈值电压分布。然而，其他实施方案可以使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位数据、四位数据或五位数据)。图5示出了对应于八个数据状态的八个阈值电压分布。对于数据状态n，该数据状态n具有比数据状态n-1更高的阈值电压和比数据状态n 1更低的阈值电压。第一阈值电压分布(数据状态)s0表示被擦除的存储器单元。其他七个阈值电压分布(数据状态)s1至s7表示被编程的存储器单元，并且因此也称为编程状态或编程数据状态。在一些实施方案中，数据状态s1至s7可重叠，其中控制器122依赖错误校正来识别正在存储的正确数据。
87.图5示出了用于从存储器单元读取数据的七个读取参考电压vr1、vr2、vr3、vr4、vr5、vr6和vr7。通过测试(例如，执行感测操作)给定存储器单元的阈值电压是高于还是低于七个读取参考电压，系统可以确定存储器单元所处于的数据状态(即，s0、s1、s2、s3、
……
)。
88.图5还示出了七个验证参考电压vv1、vv2、vv3、vv4、vv5、vv6和vv7(也称为验证目标电压)。当将存储器单元编程为数据状态s1时，系统将测试这些存储器单元是否具有大于或等于vv1的阈值电压。当将存储器单元编程为数据状态s2时，系统将测试存储器单元是否具有大于或等于vv2的阈值电压。当将存储器单元编程为数据状态s3时，系统将确定存储器单元是否具有大于或等于vv3的阈值电压。当将存储器单元编程为数据状态s4时，系统将测试这些存储器单元是否具有大于或等于vv4的阈值电压。当将存储器单元编程为数据状态s5时，系统将测试这些存储器单元是否具有大于或等于vv5的阈值电压。当将存储器单元编程为数据状态s6时，系统将测试这些存储器单元是否具有大于或等于vv6的阈值电压。当将存储器单元编程为数据状态s7时，系统将测试这些存储器单元是否具有大于或等于vv7的阈值电压。
89.在被称为全序列编程的一个实施方案中，存储器单元可从擦除的数据状态s0直接编程到编程数据状态s1至s7中的任一种。例如，可首先擦除要被编程的存储器单元的群体，使得该群体中的所有存储器单元处于擦除数据状态s0。然后，使用编程过程来将存储器单元直接编程到数据状态s1、s2、s3、s4、s5、s6和/或s7中。例如，虽然一些存储器单元正在从数据状态s0编程到数据状态s1，但其他存储器单元正在从数据状态s0编程到数据状态s2和/或从数据状态s0编程到数据状态s3，以此类推。图5的箭头表示全序列编程。除全序列编程之外，本文所述的技术还可与其他类型的编程(包括但不限于多级编程/多相编程)一起使用。
90.图5的每个阈值电压分布(数据状态)对应于存储在存储器单元中的一组数据位的预确定值。编程到存储器单元中的数据与存储器单元的阈值电压电平之间的具体关系取决于存储器单元采用的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配到阈值电压范围，使得如果存储器的阈值电压错误地移位到其相邻物理状态，那么将仅影响一个位。
91.图6是描述将数据值分配给数据状态的一个示例的表。在图6的表中，s0＝111(擦除状态)，s1＝110，s2＝100，s3＝000，s4＝010，s5＝011，s6＝001，并且s7＝101。也可以使用数据的其他编码。本文所公开的技术不需要特定的数据编码。在一个实施方案中，当块经受擦除操作时，所有存储器单元被移动到数据状态s0，即擦除状态。
92.一般来讲，在验证操作和读取操作期间，将所选择的字线连接到电压(参考信号的一个示例)，该电压的电平被指定用于每个读取操作(例如，参见图5的读取参考电压vr1、vr2、vr3、vr4、vr5、vr6和vr7)或者验证操作(例如，参见图5的验证参考电压ev、vv1、vv2、vv3、vv4、vv5、vv6和vv7)，以便确定相关的存储器单元的阈值电压是否已经达到这个电平。在施加字线电压之后，测量存储器单元的传导电流以确定该存储器单元是否响应于施加到字线的电压而接通(被传导电流)。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选择存储器单元在其控制栅极处被提供有一个或多个读取通过电压(也称为旁路电压)，使得这些存储器单元将作为通过栅极操作(例如，不管这些存储器单元是被编程还是被擦除都传导电流)。
93.有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，以存储器单元对感测放大器中的专用电容器放电或充电的速率来测量该存储器单元的传导电流。在另一个示例中，选择的存储器单元的传导电流允许(或不允许)包括存储器单元的nand串对对应位线放电。在某时间段之后测量位线上的电压，以查看其是否已经放电。需注意，本文所述的技术可以与本领域中已知的用于验证/读取的不同方法一起使用。也可以使用本领域中已知的其他读取和验证技术。
94.图7是描述由存储器管芯200和/或集成组件207执行的用于编程的过程的一个实施方案的流程图。在一个示例性实施方案中，使用上文讨论的控制电路(系统控制逻辑部件260、列控制电路210、行控制电路220)对存储器管芯200执行图7的过程。在一个示例性实施方案中，图7的过程由集成存储器组件207使用控制管芯211的控制电路(系统控制逻辑部件260、列控制电路210、行控制电路220)执行以对存储器管芯201上的存储器单元进行编程。该过程包括多个循环，每个循环包括编程阶段和验证阶段。执行图7的过程以实现全序列编程以及包括多级编程的其他编程方案。当实施多级编程时，图7的过程用于实现多级编程过程的任何/每个阶段。
95.通常，在编程操作期间(经由所选择的数据字线)施加到控制栅极的编程电压被施加为一系列编程脉冲(例如，电压脉冲)。在编程脉冲之间的是一组验证脉冲(例如，电压脉冲)以执行验证。在许多具体实施中，编程脉冲的幅值随每个连续脉冲而增大预确定的步长。在图7的步骤502中，将编程电压(vpgm)初始化为起始幅值(例如，约12v至20v或另一个合适的电平)，并且将由状态机262维持的编程计数器pc初始化为1。
96.在一个实施方案中，被选择为进行编程的一组存储器单元(在本文中被称为所选择的存储器单元)被同时编程并且全部连接至相同的数据字线(所选择的字线)。可能有其他未选择用于编程的存储器单元(未选择的存储器单元)也连接至选择的字线。也就是说，所选择的字线也将连接至应该禁止编程的存储器单元。此外，当存储器单元达到它们预期的目标数据状态时，它们将被禁止进一步编程。这些nand串(例如，未选择nand串)使其沟道
升压以禁止编程，这些串包括连接至所选择的字线的要被禁止编程的存储器单元。当沟道具有升高的电压时，沟道和字线之间的电压差不足以引起编程。为了帮助升压，在步骤504中，存储系统将对包括连接到将被禁止编程的所选择的字线的存储器单元的nand串的沟道预充电。在步骤506中，包括连接到将被禁止编程的所选择的字线的存储器单元的nand串使其沟道升压以禁止编程。此类nand串在本文中被称为“未选择的nand串”。在一个实施方案中，未选择的数据字线接收一个或多个升压电压(例如，约7伏至11伏)以执行升压方案。编程禁止电压被施加到耦接未选择nand串的位线。
97.在步骤508中，将编程信号vpgm的编程脉冲(例如，电压脉冲)施加到所选择的字线(被选择用于编程的数据字线)。在一个实施方案中，如果nand串上的存储器单元应该被编程，则对应的位线被偏置在编程启用电压。在本文中，此类nand串被称为“所选择的nand串”。在步骤508中，将编程脉冲同时施加到连接到所选择的字线的所有存储器单元，使得同时对连接到所选择的字线的所有存储器单元进行编程(除非它们被禁止编程)。也就是说，它们在同一时间上或在重叠时间期间(两者都被视为是同时的)进行编程。以此方式，连接到所选择的字线的所有存储器单元将同时具有其vt变化，除非它们被禁止编程。
98.在步骤510中，已经达到其目标状态的存储器单元被锁定而不能进一步编程。步骤510可包括按一个或多个验证参考电平执行验证。在一个实施方案中，通过测试被选择用于编程的存储器单元的阈值电压是否已经达到适当验证参考电压来执行验证过程。
99.在步骤510中，在存储器单元已经被验证(通过vt的测试)存储器单元已经达到其目标状态之后，存储器单元可以被锁定。如果在步骤512中，确定所有存储器单元都已经达到其目标阈值电压(通过)，则该编程过程完成并且成功，因为所有所选择的存储器单元都被编程并验证到其目标状态。在步骤514中，报告“通过”状态。否则，如果在步骤512中确定不是所有存储器单元都已经达到其目标阈值电压(失败)，则该编程过程将继续到步骤516。
100.在步骤516中，该系统对尚未达到其相应的目标vt分布的存储器单元的数量进行计数。即，该系统对目前为止无法达到其目标状态的存储器单元的数量进行计数。该计数可以由状态机262、存储器控制器120或其他逻辑部件来完成。在一个具体实施中，感测块中的每个感测块将存储其相应的单元的状态(通过/失败)。在一个实施方案中，存在一个总计数，其反映了最后一个验证步骤已经失败的当前正在编程的存储器单元的总数。在另一个实施方案中，为每个数据状态保留单独计数。
101.在步骤518中，确定来自步骤516的计数是否小于或等于预先确定的极限。在一个实施方案中，预确定的极限是在存储器单元的页面(例如，编程的单位和读取的单位)的读取过程期间可通过纠错码(ecc)校正的位的数量。如果失败单元的数量小于或等于该预确定的极限，则该编程过程可停止并且在步骤514中报告“通过”状态。在这种情况下，足够的存储器单元被正确地编程，使得可以在读取过程期间使用ecc来校正校正尚未完全地编程的剩余几个存储器单元。在一些实施方案中，在步骤518中使用的该预确定的极限低于在读取过程期间可由纠错码(ecc)校正的位数，以允许未来/附加的错误。当对页面的少于所有的存储器单元进行编程、或比较仅一个数据状态(或少于所有的状态)的计数时，该预确定的极限就可以是在存储器单元的页面的读取过程期间ecc可校正的位的数量按比例(或不按比例)的一部分。在一些实施方案中，该极限不是预确定的。相反，它基于已经为页面计数的错误数量、所执行的编程擦除周期数量或其他标准来改变。
102.如果失败存储器单元的数量不小于该预确定的极限，则该编程过程在步骤520处继续并且对照编程极限值(pl)检查编程计数器pc。编程极限值的示例包括1、12、16、20和30；然而，可以使用其他值。如果编程计数器pc不小于编程极限值pl，则认为该编程过程已经失败并且在步骤524中报告“失败”状态。如果编程计数器pc小于编程极限值pl，则该过程在步骤522处继续，在此期间，编程计数器pc递增了1，并且编程电压vpgm被步进到下一幅值。例如，下一脉冲将具有比前一脉冲大一个步长(例如，0.1伏至1.0伏的步长)的幅值。在步骤522之后，该过程循环回到步骤504，并且将另一个编程脉冲施加给所选择的字线，以便执行图7的编程过程的另一次迭代(步骤504至步骤522)。
103.由于在编程或读取时可能发生错误，并且在存储数据时可能发生错误(例如，由于电子漂移、数据保留问题或其他现象)，因此错误校正与数据编程一起使用。存储器系统通常使用纠错码(ecc)来保护数据免于损坏。许多ecc编码方案是本领域熟知的。这些常规的纠错码在包括闪存(和其他非易失性)存储器的大容量存储器中尤其有用，因为此类编码方案可对制造产率和设备可靠性产生重大影响，从而使具有少量不可编程或有缺陷的单元的设备变得可用。当然，在产率节省和提供附加存储器单元以存储代码位(即，编码“速率”)的成本之间存在权衡。因此，一些ecc代码比其他ecc代码更适合闪存存储器设备。一般来讲，闪存存储器设备的ecc代码往往具有比数据通信应用中使用的代码(其可具有低至1/2的编码速率)更高的编码速率(即，更低的代码位/数据位比率)。通常与闪存存储器存储装置结合使用的熟知的ecc代码的示例包括里德-所罗门码、其他bch码、汉明码等。有时，与闪存存储器存储装置结合使用的纠错码是“系统的”，因为最终码字的数据部分与被编码的实际数据没有变化，其中代码或奇偶校验位附加到数据位以形成完整的码字。
104.给定纠错码的特定参数包括代码的类型、从中导出码字的实际数据的块的大小以及编码之后码字的总长度。例如，如果使用至少60个ecc或奇偶校验位，则应用于512字节(4096位)数据扇区的典型bch码可校正最多四个错误位。里德-所罗门码是bch码的子集，并且也通常用于纠错。例如，典型的里德-所罗门码可使用约72个ecc位在512字节数据扇区中校正最多四个错误。在闪存存储器的情况下，纠错编码提供了制造产率以及闪存存储器随时间推移的可靠性的显著改进。
105.在一些实施方案中，存储器控制器120接收要存储在非易失性存储器结构202中的主机数据(也称为用户数据或来自存储器系统外部的实体的数据)，也称为信息位。信息位由矩阵i＝[1 0]表示(需注意，两个位仅用于示例目的，并且许多实施方案具有长于两个位的码字)。纠错编码过程(诸如上文或下文提到的任何过程)由存储器控制器120的ecc引擎158实施，其中奇偶校验位被添加到信息位以提供由矩阵或码字v＝[1 0 1 0]表示的数据，指示两个奇偶校验位已经附加到数据位。可使用以更复杂方式将输入数据映射到输出数据的其它技术。例如，可使用低密度奇偶校验(ldpc)码，也称为gallager码。关于ldpc代码的更多细节可见于r.g.gallager的“low-density parity-check codes”,ire trans.inform.theory,vol.it-8,pp.21 28,jan.1962(《低密度奇偶校验码》，ire传送信息理论学报，it-8卷，21-28页，日本，1962年)；以及d.mackay的information theory,inference and learning algorithms,cambridge university press 2003,chapter 47(《信息理论、推理和学习算法》，剑桥大学出版社，2003年，第47章)。在实施过程中，此类ldpc码通常应用于(例如，通过ecc引擎158)跨多个存储器单元编码的多个页面，但它们不
需要跨多个页面应用。可通过将一个或多个存储器单元编程到对应于v的一个或多个编程状态来将数据位映射到逻辑页面并且存储在存储器结构202中。
[0106]
在一个实施方案中，编程用于将存储器单元的阈值电压升高到编程数据状态s1中s7中的一者。擦除用于将存储器单元的阈值电压降低到擦除数据状态s0。
[0107]
擦除一些存储器设备中的存储器单元的一种技术是将p阱(或其它类型的)衬底偏置到高电压以对nand沟道充电。当nand沟道处于高电压时，将擦除启用电压(例如，低电压)施加到存储器单元的控制栅极，以擦除非易失性存储元件(存储器单元)。在本文中，这称为p阱擦除。
[0108]
擦除存储器单元的另一种方法是生成栅极感应漏极泄漏(gidl)电流，以对nand串沟道进行充电。将擦除启用电压施加到存储器单元的控制栅极，同时保持nand串沟道电势，以擦除存储器单元。在本文中，这称为gidl擦除。p阱擦除和gidl擦除均可用于降低存储器单元的阈值电压(vt)。
[0109]
在一个实施方案中，通过在选择晶体管(例如，sgd和/或sgs)处引起漏极到栅极电压来产生gidl电流。生成gidl电流的晶体管漏极至栅极电压在本文中称为gidl电压。当选择晶体管漏极电压显著高于选择晶体管控制栅极电压时，可产生gidl电流。gidl电流是载流子生成的结果，即，由于频带-频带隧穿而产生的电子空穴对生成和/或陷阱辅助生成。在一个实施方案中，gidl电流可导致一种类型的载流子(例如，空穴)主要移动到nand沟道中，从而升高沟道的电势。另一种类型的载流子(例如电子)通过电场沿位线的方向或沿源极线的方向从沟道提取。在擦除期间，空穴可从沟道隧穿到存储器单元的电荷存储区，并且与其中的电子重组，以降低存储器单元的阈值电压。
[0110]
可在nand串的任一端处生成gidl电流。连接到位线的选择晶体管(例如，漏极侧选择晶体管)的两个端子之间可产生第一gidl电压，以生成第一gidl电流。连接到源极线的选择晶体管(例如，源极侧选择晶体管)的两个端子之间可产生第二gidl电压，以生成第二gidl电流。仅在nand串的一端处基于gidl电流的擦除称为单侧gidl擦除。在nand串的两端处基于gidl电流的擦除称为双侧gidl擦除。
[0111]
所公开的非易失性存储系统使用多个三阱并且基于在编程过程期间使用的字线电压范围将字线开关晶体管分组到三阱中。在一个实施方案中，对于给定块，连接到数据字线的字线开关晶体管位于第一三阱中，并且连接到选择及虚设字线的字线开关晶体管位于第二三阱中。这种结构允许这些三阱被不同地偏置，使得跨字线开关晶体管的电压差减小。由于字线开关晶体管仅需要容纳比先前存储器系统更小的电压差，所以字线开关晶体管可制作得更小，借此减小用于该字线开关晶体管的半导体管芯上的面积。
[0112]
如上文关于图7所讨论，用于编程的一个实施方案包括在所选择的数据字线上施加高电压，在未选择的字线上施加其它电压并且在选择线(例如，sgd、sgs)上施加适当电压。未选择的数据字线是除了所选择的字线之外的那些数据字线。用于向字线施加必要电压的一种技术是通过字线开关晶体管。对于一些技术，为了接通字线开关晶体管以将编程电压传送到字线，需要将字线开关晶体管的栅极偏置到至少编程电压加上该晶体管的阈值电压。因此，在一些情况下，施加到该字线开关晶体管的栅极的电压可为约29伏。在过去，所有字线开关晶体管在公共三阱中实现，该公共三阱在编程期间通常偏置于0伏。因此，该字线开关晶体管将需要足够大以可靠地吸收跨越栅极至沟道的29伏的应力。然而，本文中提
出减小跨越字线开关晶体管的电压以允许制造更小的字线开关晶体管。即，如果字线开关晶体管仅需要以比过去的电压更小的电压就可靠地操作，则可以将其制造得更小。
[0113]
字线晶体管两端的最大电压出现在编程期间。为了减小跨越字线开关晶体管的电压，提出使用多个三阱并且基于在编程过程期间使用的字线电压范围将该字线开关晶体管分组到三阱中。在一个实施方案中，对于给定块，连接到数据字线的字线开关晶体管位于第一三阱中，并且连接到选择及虚设字线的字线开关晶体管位于第二三阱中。这种结构允许这些三阱被不同地偏置，使得跨字线开关晶体管的电压差减小。由于字线开关晶体管仅需要容纳比先前存储器系统更小的电压差，所以字线开关晶体管可以更小，借此减小用于该字线开关晶体管的半导体管芯上的面积。
[0114]
图8示出了俯视控制管芯211的衬底602的顶表面或在实现除存储器阵列202以外的电路的存储器管芯200的外围区域的顶表面的顶视图。在存储器管芯200的一个实施方案中，存储器阵列形成于外围电路上方和顶部上。图8示出了用于存储器单元的四个平面的外围电路；然而，仅用于一个平面的外围电路610用参考数字标记。用于每个平面的外围电路包括感测放大器、其它电路(例如，系统控制逻辑部件260、行控制电路200的全部或一部分、列控制电路210的全部或一部分、微控制器、微处理器和/或其它类似功能电路中的任一者或任何组合)和三阱区域604。在一个实施方案中，三阱区域604包括一个或多个三阱，使得用于相应平面的字线开关晶体管在相应三阱区域604的相应三阱中实现。尽管在图8中未描绘，但在一些实施方案中，存储器阵列202(在存储器管芯200或存储器管芯201上)在其自身的三阱(称为存储器三阱)中实现。在一个实施方案中，存储器阵列202在多个存储器三阱中实现。
[0115]
图9示出了俯视用于存储器202的一个平面的外围电路610的衬底602的顶表面的顶视图。在一个实施方案中，用于其它平面的外围电路在结构上是类似的(然而，在一些情况下，“感测放大器”和“其它电路”的位置被交换)。图9描绘了外围电路610包括第一三阱620、第二三阱622、第三三阱624和第四三阱626。在其它实施方案中，仅包括两个三阱(例如，第一三阱620和第二三阱622)或包括多于四个三阱。图9的三阱是除了上述一个或多个存储器三阱之外的三阱。在一个实施方案中，用于数据字线(例如，wl0、wl1、wl2
……
)的字线开关晶体管在三阱620和626中实现，并且用于选择字线(sgs0、sgd0
……
)和虚设字线(dd、ds0
……
)的字线开关晶体管在三阱622及624中实现。在其他实施方案中，可实现其他布置方式。
[0116]
三阱620用于存储器阵列的一侧上的字线开关晶体管并且三阱626用于存储器阵列的另一侧上的字线开关。在一些示例中，字线开关晶体管仅在存储器阵列的一侧上，因此仅实现三阱620和626中的一者。
[0117]
三阱622用于存储器阵列的一侧上的字线开关晶体管并且三阱624用于存储器阵列的另一侧上的字线开关。在一些示例中，字线开关晶体管仅在存储器阵列的一侧上，因此仅实现三阱622和624中的一者。
[0118]
在一些实施方案中，存储器阵列202在“其它电路”和“感测放大器”上方及顶部上实现，使得字线开关晶体管位于存储器阵列的每一侧上(和下方)。对应于外围电路610的存储器单元平面包括多个块，每一块具有其自己的字线组，并且每个块在相应块的一侧或两侧上具有其自己的字线开关晶体管组。
[0119]
在一个实施方案中，字线开关晶体管被分成两个分组以便匹配编程期间使用的电压范围。在一个示例中，编程数据存储器单元包括将介于3伏特与23.5伏特之间的电压施加到数据字线并且将介于0伏特与10.2伏特之间的电压施加到选择字线和虚设字线。如果仅使用一个三阱，那么字线开关晶体管将在0伏与23.5伏之间(加上字线开关晶体管的vt)，即23.5伏范围。通过将字线开关晶体管分到两个三阱(或两组三阱)中，则数据字线开关仅经历19.5伏范围并且选择/虚设字线开关仅经历10.2伏范围。减小电压范围允许使字线开关晶体管在尺寸上更小。
[0120]
图10示出了如图9中所描绘的衬底602的相同部分的透视图，其示出了用于存储器202的一个平面的外围电路610的区域。类似于图9，图10描绘了外围电路610包括第一三阱620、第二三阱622、第三三阱624和第四三阱626。在其它实施方案中，仅包括两个三阱(例如，第一三阱620和第二三阱622)或包括多于四个三阱。图9和图10的三阱是除了上述一个或多个存储器三阱之外的三阱。在一个实施方案中，用于数据字线(例如，wl0、wl1、wl2
……
)的字线开关晶体管在三阱620和626中实现，并且用于选择字线(sgs0、sgd0
……
)和虚设字线(dd、ds0
……
)的字线开关晶体管在三阱622及624中实现。在其他实施方案中，可实现其他布置方式。
[0121]
图11示出了俯视用于存储器202的一个平面的外围电路610的衬底602的顶表面的另一个实施方案的顶视图。图11的实施方案描绘了外围电路610包括三阱640、三阱642、三阱644、三阱646、三阱648和三阱650。图11的三阱是除了上述一个或多个存储器三阱之外的三阱。
[0122]
在一个实施方案中，用于偶数数据字线(例如，wl0、wl2、wl4
……
)的字线开关晶体管在三阱640和650中实现。三阱640用于存储器阵列的一侧上的字线开关晶体管并且三阱650用于存储器阵列的另一侧上的字线开关。在一些示例中，字线开关晶体管仅在存储器阵列的一侧上，因此仅实现三阱640和650中的一者。
[0123]
在一个实施方案中，用于奇数数据字线(例如，wl1、wl3、wl5
……
)的字线开关晶体管在三阱642和648中实现。三阱642用于存储器阵列的一侧上的字线开关晶体管并且三阱648用于存储器阵列的另一侧上的字线开关。在一些示例中，字线开关晶体管仅在存储器阵列的一侧上，因此仅实现三阱642和648中的一者。在一些实施方案中，三阱642和648将以与三阱640和650不同的电压被偏置(例如，在编程期间)。
[0124]
在一个实施方案中，用于选择字线(sgs0、sgd0
……
)和虚设字线(dd、ds0
……
)的字线开关晶体管在三阱644和646中实现。三阱644用于存储器阵列的一侧上的字线开关晶体管并且三阱646用于存储器阵列的另一侧上的字线开关。在一些示例中，字线开关晶体管仅在存储器阵列的一侧上，因此仅实现三阱644和646中的一者。
[0125]
将数据字线开关晶体管分到用于奇数字线和偶数字线的单独三阱中允许进一步减小字线开关晶体管的尺寸。当编程时，在一些实施方案中，仅选择一个字线来接收高编程电压。因此，仅奇数字线或偶数字线中的一者接收高编程电压。在一个示例性实施方案中，接收高编程电压的奇数字线或偶数字线的字线将接收10.2v至23.5v之间的电压范围，并且另一组字线将接收5v至10.2v的电压范围。例如，如果选择wl5用于编程，那么奇数字线将接收10.2v至23.5v之间的电压范围，并且偶数字线将接收5v至10.2v的电压范围。这些范围小于如果将奇数和偶数字线分组在一起时的范围；因此，字线开关晶体管仅需要经历13.3v的
较小电压范围。这可以通过将用于所选择的组(偶数字线或奇数字线)的三阱偏置于10.2伏，同时将用于所选择的组的三阱以及存储器三阱偏置于0v来实现。在另选实施方案中，将所选择的组的三阱(偶数字线或奇数字线)偏置于0伏，同时将所选择的组的三阱以及存储器三阱偏置于-10.2v。在其它实施方案中，字线开关晶体管可以通过除偶数和奇数字线之外的标准来分组。
[0126]
尽管图11示出了在每侧上的三个三阱，但是在每侧上可以实现多于或少于三个三阱。例如，图12示出了俯视用于存储器202的一个平面的外围电路610的衬底602的顶表面的另一个实施方案的顶视图。图12的实施方案描绘了外围电路610包括三阱660、三阱662、三阱664、三阱666、三阱668、三阱670、三阱672、三阱674、三阱676、三阱678、三阱680、三阱682、三阱684和三阱686。图12的三阱是除了上述一个或多个存储器三阱之外的三阱。在一些实施方案中，可使用双阱或其它类型的阱，而不是三阱。
[0127]
在一个实施方案中，用于数据字线的字线开关晶体管(例如，wl0、wl1、wl2
……
)在三阱660、三阱662、三阱664、三阱666、三阱668、三阱670、三阱676、三阱678、三阱680、三阱682、三阱684和三阱686中实现。三阱660至670用于存储器阵列的一侧上的字线开关晶体管并且三阱676至686用于存储器阵列的另一侧上的字线开关。在一些示例中，字线开关晶体管仅在存储器阵列的一侧上。可基于适合于给定存储器实施方案/架构的任何策略将用于数据字线的字线开关晶体管划分到三阱660至670中，使得基于在编程过程期间使用的字线电压范围将字线开关晶体管分组到三阱中。
[0128]
在一个实施方案中，用于选择字线(sgs0、sgd0
……
)和虚设字线(dd、ds0
……
)的字线开关晶体管在三阱672和674中实现。三阱672用于存储器阵列的一侧上的字线开关晶体管并且三阱674用于存储器阵列的另一侧上的字线开关。在一些示例中，字线开关晶体管仅在存储器阵列的一侧上，因此仅实现三阱672和674中的一者。在一个实施方案中，用于选择字线(sgs0、sgd0
……
)和虚设字线(dd、ds0
……
)的字线开关晶体管可被细分到比图9至图12中所描绘的更多的三阱中。
[0129]
图12是连接到字(控制)线的多个子组的多个复数个控制线开关的示例，使得多个复数个字线开关位于多个阱中，非易失性存储器包括非易失性存储器单元的块，并且该字线的多个子组连接到该非易失性存储器单元的块。
[0130]
图13描绘了字线开关晶体管700的一个实施方案，该字线开关晶体管可用于将电压提供到字线并且位于上文所讨论的三阱之一中。在一个实施方案中，衬底602采用三阱技术，该三阱技术包括在wl开关n阱区域712内的wl开关p阱区域710，该wl开关n阱区域又在p型衬底区域714内。wl开关p阱区域710、wl开关n阱区域712和p型衬底区域714中的每一者均为阱。阱710、712、714可独立于存储器阵列202的nand串的阱而偏置。
[0131]
在一个实施方案中，wl开关p阱区域710具有p 区域720以提供更好电接触到端子730，用于将p阱电压v
p_well
施加到p阱区域710。在一个实施方案中，n阱区域712具有n 区域726以提供更好电接触到端子732，用于将n阱电压v
n_well
466施加到n阱区域712。在一个实施方案中，在编程操作期间，将用于数据字线开关的v
n_well
设置为与用于选择字线(sgs0、sgd0
……
)和虚设字线(dd、ds0
……
)的字线开关晶体管的v
p_well
相同的电压；然而，可以使用其他电压。在一个实施方案中，p型衬底区域496在操作存储器设备时保持接地。
[0132]
在此实施方案中，wl开关晶体管700具有两个n 区域722、724，其中一者可为源极
而另一者为漏极。一个n 区域722经由端子740(并且可称为输出端子)连接到存储器阵列202中的字线中的一者。当wl开关晶体管700已接通时，电压可经由端子742(输入端子)施加到另一个n 区域724以传送到输出端子。晶体管具有在栅极氧化物712上的栅极710。可经由端子744(选择端子)将栅极电压施加到栅极710以接通或断开wl开关晶体管700。在一个实施方案中，将“选择电压”施加到栅极710以接通晶体管700，并且将“取消选择电压”施加到栅极710以保持晶体管700断开。在一个实施方案中，为了接通晶体管700，选择端子744处的选择电压应当比输入端子742处的输入电压的幅值高至少晶体管700的阈值电压。如果使用选择电压来接通晶体管450，则输入端子742处的输入电压可被传递到字线。
[0133]
在一个实施方案中，字线开关晶体管的全部或子组在双阱中实现。
[0134]
在一个实施方案中，所有字线开关晶体管均在三阱中。在另一个实施方案中，一些字线开关晶体管在三阱中，而一些字线开关晶体管在p型衬底区域14(其为阱)或其它衬底区域(其为阱)中实现。例如，在一个实施方案中，连接到数据字线的字线开关晶体管在三阱中，并且连接到选择字线的字线开关晶体管在p型衬底区域14中实现。在另一个实施方案中，字线开关晶体管的全部或子组在p型衬底区域14中实现。
[0135]
图14描绘了连接到存储器阵列202的控制电路802的示意图。对于存储器阵列202，图14示出了块810和块812；然而，存储器阵列202中将包括两个以上块。图14仅示出了两个块以使附图更易于阅读。控制电路802可以是上述控制电路中的任何一个或多个电路。在一个实施方案中，控制电路802的一部分包括上述讨论的行解码器。图14示出了跨越存储器延伸的多个字线。例如，对于块810和812两者，所描绘的字线包括wlsgs0
……
wln-1、wln、wln 1、
……
wlsgd0。未明确描绘该块的其它字线以使附图更易于阅读。除了行解码器之外，控制电路802还包括一个或多个电压源，该电压源提供经由多个字线开关晶体管传送到字线的电压信号。对于框810，图14示出了连接到wlsgd0的字线开关晶体管820、连接到wln 1的字线开关晶体管822、连接到wln的字线开关晶体管824、连接到wln 1的字线开关晶体管826和连接到wlsgs0的字线开关晶体管828。对于框812，图14示出了连接到wlsgd0的字线晶体管840、连接到wln 1的字线开关晶体管842、连接到wln的字线开关晶体管844、连接到wln-1的字线开关晶体管846和连接到wlsgs0的字线开关晶体管848。
[0136]
字线晶体管820至848中的每一者均具有图13中所描绘的结构。字线开关晶体管820至848中的每一者使其输入端子连接到控制电路802，用于经由输出端子接收要传送到相应字线的电压。控制电路802向字线开关晶体管的选择端子提供各种选择信号(一个或多个选择电压或者一个或多个取消选择电压)。例如，将信号vs1提供到字线开关822、824、826；将信号vs2提供到字线开关820和828；将信号vs3提供到选择端子4字线开关842、844和846，并且将信号vs4提供到字线开关晶体管840和848的选择端子。以此方式，可接通或断开用于块的字线开关晶体管，使得针对特定存储器操作选择或不选择该块。
[0137]
图14实施了图9和图10的实施方案，其包括将用于数据字线的字线开关晶体管(或其它类型的开关)分到与用于虚设字线和选择字线的字线开关晶体管不同的三阱中。因此，一个选择信号用于数据字线(vs1)，而第二选择信号(vs2)用于虚设字线和选择字线。因此，在图14的实施方案中，第一三阱(例如，图9的三阱620)将包括字线开关晶体管822、824、826、842、844和846，并且第二三阱(例如，图9的三阱622)将包括字线开关820、828、840和848。另外，存储器阵列202将在图14中未描绘的存储器三阱中实现。
[0138]
图15是描述用于对非易失性存储器进行编程的过程的一个实施方案的流程图。图15的过程可用于执行用于上述讨论的结构的编程。例如，图15的过程可以通过图14的结构来实现，该结构是图1至图4e的结构的示例。在图15的步骤902中，系统将一个或多个选择电压(例如，vs1、vs2)施加到连接到第一组字线的第一组字线开关晶体管(例如，820至828)，该第一组字线连接到非易失性存储器单元的第一分组(例如，块)。该第一组字线开关晶体管包括连接到用于该非易失性存储器单元的块的字线的第一子组的字线晶体管(例如，822、824、826)的第一子组；和连接到用于该非易失性存储器单元的块的字线的第二子组的字线开关晶体管(例如，820和828)的第二子组。该字线开关晶体管的第一子组位于第一三阱(例如，620)中。该字线晶体管的第二子组位于第二三阱(例如，622)中。该一个或多个选择电压接通该第一组字线开关晶体管。在图14的示例中，假设块810被选择用于编程并且块812未被选择用于编程。
[0139]
在步骤904中，系统将一个或多个取消选择电压(例如，vs3和vs4)施加到连接到第二组字线的第二组字线开关晶体管(例如，840至848)，该第二组字线连接到非易失性存储器单元的第二分组(例如，块)。如上文所讨论，该一个或多个取消选择电压断开该第二组字线开关晶体管。在步骤906中，在将该一个或多个选择电压施加到该第一组字线开关晶体管时，系统致使该第一三阱(将该第一三阱偏置)处于比该第二三阱高的电压(例如，将该第一三阱偏置于第一电压并且将该第二三阱偏置于第二电压，该第一电压高于该第二电压)。在步骤908中，系统将第一组编程过程电压施加到该字线开关晶体管的第一子组，同时将该一个或多个选择电压施加到该第一组字线开关晶体管，以便将该第一组编程过程电压传递到该字线的第一子组。该第一组编程过程电压包括编程电压，该编程电压施加到所选择的字线以编程连接到所选择的字线的一个或多个存储器单元。例如，该第一组编程过程电压包括vpgm。该第一组编程过程电压还包括施加到其它数据字线的电压，以便执行升压，如上文所讨论。在步骤910中，系统将第二组编程过程电压施加到该字线开关晶体管的第二子组，同时将该一个或多个选择电压施加到该第一组字线开关晶体管，以便将该第二组编程过程电压传递到该字线的第二子组。作为图15的过程的结果，连接到所选择的字线的多个存储器单元被同时编程。
[0140]
图16是描述用于对非易失性存储器进行编程的过程的一个实施方案的时序图。图16的过程是图15的过程的示例性具体实施并且可由上文关于图1至图4e和图14所描述的结构中的任一者执行。另外，图16的过程可实现图9至图12的实施方案中的任一者。图16的时序图示出了以下信号：memory tw、bl、wsw tw1、blksel1、blkseln1、data_wl、wsw tw2、blksel2、blkseln2、sg_wl和dummy_wl。信号memory tw指示存储器三阱处的电压。信号bl指示位线上的电压。信号wsw tw1指示容纳用于数据字线的字线开关晶体管的三阱(例如，图9的三阱620和626中的任一者或两者)上的电压。信号blksel1是发送到被选择用于编程的块的字线开关晶体管的栅极(选择输入端)的信号(见图13的选择端子744)。blksel1的示例是图14的vs1。信号blkseln1是发送到用于未被选择的块的数据字线的字线开关晶体管的栅极(选择端子)的信号(例如，见图14的vs3)。信号data_wl表示施加到数据字线的一个或多个电压，包括施加到被选择用于编程的字线的电压。信号wsw tw2表示施加到用于连接到选择字线和虚设字线的字线开关晶体管的三阱(例如，图9的三阱622和/或624)的电压。信号blksel2是发送到被选择用于编程的块的字线开关晶体管的选择信号，该字线开关晶体管
连接到选择字线和虚设字线。这些字线开关晶体管处于电压为wsw tw2(例如，blksel2等效于图14的vs2)的第二三阱中。信号blkseln2是发送到未选择的块的信号，并且连接到字线开关晶体管的选择输入端，该字线开关晶体管连接到虚设字线或选择字线(blkseln2等效于图14的vs4)。信号sg_wl是施加到选择字线(sgs和/或sgd)的电压。信号dummy_wl是施加到虚设字线的电压。
[0141]
在时间t0之前，图16中所描绘的所有信号均处于0伏。信号memorytw、wsw tw2和blkseln2在图16中所描绘的整个时间段处于0伏。在时间t0处，将连接到将被禁止编程的nand串的那些位线设置为3伏(或将禁止编程的另一正电压)并且将连接到将被编程的nand串的那些位线设置为0伏并且保持于此直到时间t4为止。在时间t0处，wsw tw1升高到3伏并且保持于此直到时间t4为止。因此，容纳连接到数据字线的字线开关晶体管的第一三阱被偏置到3伏。在现有系统中，该三阱保持在0伏。在时间t0处，信号blksel1升高至29伏，因此跨越字线开关晶体管的最大电压差为26伏，其比先前的存储器系统低3.5伏。因为电压差更低，所以字线开关晶体管可制作得更小。在时间t0，信号blkseln1被设置为3伏。在时间t0处，将数据字线data_wl上的电压升高至3伏，并且接着在时间t1处再次升高至7.2伏和/或10.2伏。在时间t2，基于哪个数据字线升高该数据字线上的电压。对于所选择的数据字线，在t2处，电压升高至编程电压vpgm(其可高达23.5伏)。一些未被选择的字线被设置为v通路(10.2伏)，而其它数据字线被设置为vgp(7.2伏)。在时间t0处，信号blksel2升高至15伏。信号sgl wl在t0处上升，然后下降至10伏的稳态。在时间t1处，虚设字线dummy_wl升高至8伏。在时间t3和t4处，各种信号降低至0伏。
[0142]
图16中描绘的过程表示图7的过程的一次迭代。即，通过图7的步骤504至522的一次迭代对应于t0至t4。t2和t3之间的时间段对应于图7的步骤508。从图16可以看出，容纳用于数据字线的字线开关晶体管的三阱中的电压为3伏，其高于容纳用于选择字线和虚设字线的字线开关晶体管的三阱的电压(0伏)。
[0143]
当容纳连接到数据字线的字线开关晶体管的三阱在t1与t3之间处于3伏时，该三阱被偏置使得p阱区域710(见图13)被偏置于3伏并且对应的n阱区域712被偏置于0伏。当容纳连接到字线和虚设字线的字线开关晶体管的三阱在t1和t3之间处于0伏时，p阱区域710和n阱区域712两者都被偏置于0伏。
[0144]
图17是描述用于对非易失性存储器进行编程的过程的另一个实施方案的时序图。图17的过程是图15的过程的另一个示例性具体实施并且可由图14的结构和/或图1至图4e的结构中的任一者来执行。图17的过程可实现图9至图12的实施方案中的任一者。图17示出了与图16相同的信号。图17的实施方案与图16的实施方案之间的差异在于，在图16的实施方案中，用于连接到数据字线的字线开关晶体管的三阱处于3伏并且用于连接到选择字线的字线开关晶体管的三阱处于0伏，而在图17的过程中，用于连接到数据字线的字线开关晶体管的三阱处于0伏(非负电压)并且用于连接到选择字线的字线开关晶体管的三阱处于-3伏。在这两种情况下，连接到数据字线的字线开关晶体管的三阱处于比连接到选择字线的字线开关晶体管的三阱更高的电压。在时间t0之前，图17中所描绘的所有信号均处于0伏。
[0145]
在图17的时间t0处，信号memory tw(容纳存储器的三阱)从0伏降低至-3伏，并且停留于此直到时间t4，此时该信号又回升至0伏。在时间t0处，位线信号bl针对将接收编程的nand串降低至-3伏并且接着在时间t1处针对将被禁止编程的nand串升高至0伏。信号bl
在时间t4返回至0伏。连接到数据字线(wsw tw1)的字线开关晶体管的三阱在图17中所描绘的整个时间段保持于0伏。在时间t0处，信号blksesl1被升高至26伏并且停留于此直到时间t3，此时该信号被降低至0伏。信号blkseln1在图17中所描绘的整个时间段处于0伏。数据字线data_wl在时间t0处升高至3伏，在时间t1处再次升高至5.2伏(对于一些未选择的字线)和7.2伏(对于其它未选择的字线及所选择的字线)。在时间t2处，将所选择的字线升高至vpgm(例如，高达20.5伏)。从时间t3开始，将数据字线data_wl降低回到0伏。
[0146]
在时间t0处，信号wsw tw2降低至-3伏，使得容纳用于选择字线和虚设字线的字线开关晶体管的三阱处于-3伏，其在幅值上比用于连接到数据字线的字线开关晶体管的三阱要低3伏。在时间t0处，信号blksel2降低至-3伏并且接着在时间t1处升高至12伏，在时间t3处降低至-3伏并且在时间t4处升高至0伏。信号blkseln2在时间t0处降低至-3伏并且在时间t4处回升至0伏。信号sg_wl在时间t0处降低至-3伏，在时间t1处爬升并且进入7伏的稳态直到时间t3(此时降低至-3伏并且接着在时间t4处升高至0伏)为止。信号dummy_wl在时间t0处降低至-3伏，在时间t2处升高至5伏，在时间t3处降低至-3伏并且接着在时间t4处升高至0伏。
[0147]
当容纳连接到数据字线的字线开关的三阱在t1与t3之间处于0伏时，该三阱被偏置使得p阱区域710(见图13)处于0伏并且n阱区域712处于-3伏。通过将用于连接到选择字线和虚设字线的字线开关的三阱的p阱区域710和n阱区域712偏置于-3伏，将该三阱设置在t1和t3之间的-3伏。
[0148]
一个实施方案包括非易失性存储装置，该非易失性存储装置包括非易失性存储器，该非易失性存储器包括多个非易失性存储器单元；多条控制线，所述多条控制线延伸跨越所述非易失性存储器；第一多个控制线开关，该第一多个控制线开关连接到该控制线的第一子组，该第一多个控制线开关位于第一阱中；第二多个控制线开关，该第二多个控制线开关连接到该控制线的第二子组，该第二多个控制线开关位于第二阱中；和控制电路，该控制电路连接到该第一多个控制线开关、该第二多个控制线开关、该第一阱和该第二阱。该控制电路被配置为通过以下方式对连接到该控制线的第一子组中所选择的控制线的一个或多个存储器单元进行编程：致使该第一阱处于第一电压，致使该第二阱处于第二电压，该第一电压高于该第二电压，将第一组编程过程信号施加到该第一多个控制线开关，并且将第二组编程过程信号施加到该第二多个控制线开关，并且将一个或多个选择信号施加到该第一多个控制线开关和该第二多个控制线开关以致使该第一多个控制线开关将该第一组编程过程信号传递到该控制线的第一子组，并且致使该第二多个控制线开关将该第二组编程过程信号传递到该控制线的第二子组。
[0149]
在各种另选方案中，该第一阱和/或该第二阱可以是三阱的一部分、双阱的一部分或单阱。
[0150]
在一个示例性具体实施中，该多个控制线为多个字线，该控制线的第一子组为该字线的第一子组，该控制线的第二子组为该字线的第二子组；该第一多个控制线开关为第一多个字线开关晶体管；该第二多个控制线开关为第二多个字线开关晶体管；该非易失性存储器包括一组nand串，该组nand串形成非易失性存储器单元的块；该字线的第一子组和该字线的第二子组延伸跨越该非易失性存储器单元的块；该字线的第一子组为数据字线；该字线的第二子组包括选择字线；该非易失性存储装置还包括位线和衬底；每个nand串连
接到该位线中的一个位线；每个nand串连接到该字线的第一子组中的所有字线；该第一阱为第一三阱；并且该第二阱为第二三阱。
[0151]
一个实施方案包括一种用于操作非易失性存储装置的方法，该方法包括：向连接到第一组字线的第一组字线开关晶体管施加一个或多个选择电压，该第一组字线连接到非易失性存储器单元的第一分组，该第一组字线开关晶体管包括连接到用于该非易失性存储器单元的第一分组的字线的第一子组的字线开关晶体管的第一子组和连接到用于该非易失性存储器单元的第一分组的字线的第二子组的字线开关晶体管的第二子组，该字线开关晶体管的第一子组位于第一三阱中，该字线开关晶体管的第二子组位于第二三阱中，该一个或多个选择电压接通该第一组字线开关晶体管；向连接到第二组字线的第二组字线开关晶体管施加一个或多个取消选择电压，该第二组字线连接到非易失性存储器单元的第二分组，该一个或多个取消选择电压关断该第二组字线开关晶体管；在将该一个或多个选择电压施加到该第一组字线开关晶体管时，致使该第一三阱处于比该第二三阱高的电压；将第一组编程过程电压施加到该字线开关晶体管的第一子组，同时将该一个或多个选择电压施加到该第一组字线开关晶体管，以便将该第一组编程过程电压传递到该字线的第一子组；并且将第二组编程过程电压施加到该字线开关晶体管的第二子组，同时将该一个或多个选择电压施加到该第一组字线开关晶体管，以便将该第二组编程过程电压传递到该字线的第二子组，该第一组编程过程电压包括编程电压，该编程电压被传递到该字线的第一子组中所选择的字线以便编程连接到所选择的字线的存储器单元。
[0152]
一个实施方案包括非易失性存储装置，该非易失性存储装置包括：衬底；第一三阱，该第一三阱在该衬底中；第二三阱，该第二三阱在该衬底中；非易失性存储器，该非易失性存储器包括一组nand串，该组nand串形成非易失性存储器单元的块；控制电路；多条控制线，该多条控制线延伸跨越该非易失性存储器单元的块；第一多个字线开关晶体管，该第一多个字线开关晶体管位于该第一三阱中，该第一多个字线开关晶体管中的每个字线开关晶体管具有连接到该控制电路的选择端子、连接到该控制电路的输入端子和连接到该多个字线的第一子组的字线的输出端子；和第二多个字线开关晶体管，该第二多个字线开关晶体管位于该第二三阱中，该第二多个字线开关晶体管中的每个字线开关晶体管具有连接到该控制电路的选择端子、连接到该控制电路的输入端子和连接到该多个字线的第二子组的字线的输出端子。该控制电路被配置为通过以下方式对连接到该多个字线的第一子组中所选择的字线的一个或多个存储器单元进行编程：将该第一三阱偏置于比该第二三阱高的电压，将编程过程电压施加到该第一多个字线开关晶体管和该第二多个字线开关晶体管的输入端子，并且将一个或多个选择电压施加到该第一多个字线开关晶体管和该第二多个字线开关晶体管的选择端子以接通该第一多个字线开关晶体管和该第二多个字线开关晶体管，使得该第一多个字线开关晶体管和该第二多个字线开关晶体管将相应的编程过程电压传递到相应的所连接字线。
[0153]
一个示例性具体实施进一步包括存储器三阱，该非易失性存储器单元的块位于该存储器三阱中，该控制电路被配置为在编程连接到该多个字线的第一子组中所选择的字线的一个或多个存储器单元时将该存储器三阱偏置于比该第一三阱低的电压。
[0154]
一个示例性具体实施进一步包括第三三阱，该第三三阱在该衬底中；第四三阱，该第四三阱在该衬底中；第三多个字线开关晶体管，该第三多个字线开关晶体管位于该第三
三阱中，该第三多个字线开关晶体管中的每个字线开关晶体管具有连接到该控制电路的选择端子、连接到该控制电路的输入端子和连接到该多个字线的第三子组的字线的输出端子；和第四多个字线开关晶体管，该第四多个字线开关晶体管位于该第四三阱中，该第四多个字线开关晶体管中的每个字线开关晶体管具有连接到该控制电路的选择端子、连接到该控制电路的输入端子和连接到该多个字线的第四子组的字线的输出端子；在编程连接到该多个字线的第一子组中所选择的字线的一个或多个存储器单元时。该控制电路被配置为将该第三三阱偏置于比该第二三阱高的电压，将该第四三阱偏置于比该第一三阱低的电压，将编程过程电压施加到该第三多个字线开关晶体管和该第四多个字线开关晶体管的输入端子，并且将一个或多个选择电压施加到该第三多个字线开关晶体管和该第四多个字线开关晶体管的选择端子以接通该第三多个字线开关晶体管和该第四多个字线开关晶体管。
[0155]
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
[0156]
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当提到元件连接或耦接到另一个元件时，该元件可直接连接到另一个元件，或者经由中间元件间接连接到另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
[0157]
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
[0158]
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
[0159]
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
[0160]
出于说明和描述的目的，已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。