1.本发明的实施例总体涉及半导体领域，更具体地，涉及存储器电路及其操作方法。
背景技术：
2.半导体集成电路(ic)工业制造出各种各样的数字器件来解决多个不同领域的问题。这些数字器件中的一些，诸如存储器宏，被配置为存储数据。随着ic变得越来越小和越来越复杂，这些数字器件中的导线的电阻也会发生变化，从而影响这些数字器件的工作电压和整体ic性能。
技术实现要素：
3.本发明的一实施例提供了一种存储器电路，包括：一组存储器单元；第一位线和第二位线，耦合至该组存储器单元；局部输入输出(lio)电路，通过所述第一位线和所述第二位线耦合至该组存储器单元，所述lio电路包括：第一数据线和第二数据线；第一控制电路，被配置为生成第一感测放大器信号和与所述第一感测放大器信号反相的第二感测放大器信号；第二控制电路，被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号；开关电路，耦合至所述第一数据线、所述第二数据线和所述第二控制电路，并被配置为接收所述第三控制信号，被配置为在该组存储器单元的写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线，并且在该组存储器单元的读取操作期间将所述第一数据线和所述第二数据线与所述第一输入信号和所述第二输入信号电隔离；以及第一锁存器电路，耦合至所述第一数据线、所述第二数据线、所述第一控制电路和所述第二控制电路，在所述读取操作期间，响应于所述第三控制信号和所述第二感测放大器信号，所述第一锁存器电路被配置为感测放大器，并且在所述写入操作期间，响应于所述第三控制信号和所述第一控制信号，所述第一锁存器电路被配置为写入锁存器。
4.本发明的另一实施例提供了一种存储器电路，包括：一组存储器单元；第一位线和第二位线，耦合至该组存储器单元；第一数据线和第二数据线；第一控制电路，被配置为接收全局感测放大器信号，并且生成第一感测放大器信号和与所述第一感测放大器信号反相的第二感测放大器信号；第二控制电路，被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号；第三控制电路，耦合在所述第一控制电路和所述第二控制电路之间，并且被配置为响应于所述全局感测放大器信号和第四控制信号而生成所述第二控制信号；开关电路，耦合至所述第一数据线、所述第二数据线和所述第二控制电路，并被配置为接收所述第三控制信号，被配置为在该组存储器单元的写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线，并且在该组存储器单元的读取操作期间将所述第一数据线和所述第二数据线与所述第一输入信号和所述第二输入信号电隔离；以及第一锁存器电路，耦合至所述第一数据线、所述第二数据线、所述第一控制电路和所述第二控制电路，在所述读取操作期间，响应于所述第三控制信号和所述第二感测放大器信号，所述第一锁存器电路被配置为感测放大器，并且在所述写入操作期间，响应于所述第三
控制信号和所述第一控制信号，所述第一锁存器电路被配置为写入锁存器。
5.本发明的又一实施例提供了一种操作存储器电路的方法，所述方法包括：通过第一控制电路生成反相感测放大器信号和与所述反相感测放大器信号反相的感测放大器信号；响应于至少第二控制信号或第三控制信号，通过第二控制电路生成第一控制信号；以及响应于至少所述感测放大器信号、所述第二控制信号或第一时钟信号，通过局部输入输出(lio)电路读取第一存储器单元，所述第一存储器单元耦合至所述lio电路，其中，读取所述第一存储器单元包括：响应于所述第三控制信号而禁用开关电路；响应于预充电控制信号，通过预充电/均衡电路将第一数据线和第二数据线预充电至预充电电压，并且均衡所述第一数据线和所述第二数据线的电压，所述开关电路耦合至所述第一数据线和所述第二数据线；响应于至少所述第三控制信号和所述感测放大器信号而使能被配置为感测放大器的第一锁存器电路，所述第一锁存器电路耦合至所述第一数据线和所述第二数据线；响应于至少所述第三控制信号和所述感测放大器信号，通过所述第一锁存器电路感测第一数据线信号和第二数据线信号；响应于所述感测放大器信号和所述反相感测放大器信号，通过第二锁存器电路将所述第一数据线信号传送至所述第二锁存器电路的输出节点，所述第二锁存器电路耦合至所述第一数据线和所述第一锁存器电路；响应于所述感测放大器信号和所述反相感测放大器信号，通过所述第二锁存器电路锁存所述第一数据线信号；以及通过所述lio电路输出存储在所述第一存储器单元中的数据的第一值，其中，所述第一数据线信号对应于存储在所述第一存储器单元中的数据的第一值。
附图说明
6.当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
7.图1是根据一些实施例的存储器电路的框图。
8.图2是根据一些实施例的存储器电路的电路图。
9.图3是根据一些实施例的图1和图2中可使用的存储器单元的电路图。
10.图4是根据一些实施例的存储器电路的电路图。
11.图5是根据一些实施例的存储器电路的电路图。
12.图6是根据一些实施例的诸如图2中的存储器电路、图4中的存储器电路、图5中的存储器电路或图7中的存储器电路的存储器电路的波形的时序图。
13.图7是根据一些实施例的存储器电路的电路图。
14.图8是根据一些实施例的存储器电路的电路图。
15.图9是根据一些实施例的诸如图8中的存储器电路的存储器电路的波形的时序图。
16.图10a-图10b是根据一些实施例的操作电路的方法的流程图。
具体实施方式
17.以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。下面描述组件、材料、值、步骤、布置等的特定示例以简化本公开。当然，这些是实例而不用于限制。可以预期其他组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或
上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
18.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
19.根据一些实施例，存储器电路包括一组存储器单元、耦合到该组存储器单元的第一位线和第二位线。在一些实施例中，存储器电路还包括通过第一位线和第二位线耦合到该组存储器单元的局部输入输出(lio)电路。
20.在一些实施例中，lio电路包括第一控制电路，其被配置为生成第一感测放大器信号和从第一感测放大器信号反相的第二感测放大器信号。
21.在一些实施例中，lio电路还包括第二控制电路，其被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号。
22.在一些实施例中，lio电路还包括耦合到第一数据线、第二数据线和第二控制电路的开关电路。在一些实施例中，开关电路被配置为接收第三控制信号。
23.在一些实施例中，开关电路被配置为在该组存储器单元写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线。在一些实施例中，开关电路被配置为在该组存储器单元的读取操作期间将第一数据线和第二数据线与第一输入信号和第二输入信号电隔离。
24.在一些实施例中，lio电路还包括耦合到第一数据线、第二数据线、第一控制电路和第二控制电路的第一锁存器电路。
25.在一些实施例中，第一锁存器电路被配置为读取操作期间响应于第三控制信号和第二感测放大器信号的感测放大器。
26.在一些实施例中，第一锁存器电路被配置为写入操作期间响应于第三控制信号和第一控制信号的写入锁存器。
27.在一些实施例中，通过第一锁存器电路展示感测放大器和写入锁存器两者的功能，与其中感测放大器电路和写入锁存器电路是独立电路的其他方法相比，存储器电路包括更少的晶体管或逻辑器件。
28.在一些实施例中，通过包括比其他方法更少的晶体管或逻辑器件的存储器电路，存储器电路比其他方法占用更少的面积并且消耗更少的功率。
29.图1是根据一些实施例的存储器电路100的框图。
30.为了说明的目的，简化了图1。在一些实施例中，存储器电路100包括除了图1中描绘的那些元件之外的各种元件，或以其他方式布置以执行下面讨论的操作。
31.存储器电路100是包括存储器分区102a-102d、全局控制电路100gc和全局输入输出(gio)电路100bl的ic。
32.每个存储器分区102a-102d都包括与字线(wl)驱动电路110ac和局部控制电路
110lc相邻的存储器组110u和110l。每个存储器组110u和110l都包括存储器单元阵列110ar和局部输入输出(lio)电路110bs。
33.存储器分区(例如，存储器分区102a-102d)是存储器电路100的一部分，其包括存储器件(图1中未示出)的子集和被配置为在编程和读取操作中选择性地访问存储器件的子集的相邻电路。在图1所示的实施例中，存储器电路100总共包括四个分区。在一些实施例中，存储器电路100包括大于或小于四个的分区总数。
34.gio电路100bl是如下电路，其被配置为例如通过生成一个或多个位线信号来控制对一个或多个电路径(例如，位线)的访问，对每个存储器分区102a-102d的对应存储器组110u或110l的每个存储器件的访问。在一些实施例中，gio电路100bl包括全局位线驱动器电路。在一些实施例中，gio电路100bl通过对应的全局位线(未示出)耦合到每个存储器组110u和110l。
35.全局控制电路100gc是如下电路，其被配置为例如通过生成和/或输出一个或多个控制和/或使能信号来控制每个存储器分区102a-102d上的一些或全部编程和读取操作。
36.在一些实施例中，全局控制电路100gc包括一个或多个模拟电路，被配置为与存储器分区102a-102d相接，使数据在一个或多个存储器件中被编程，和/或在一个或多个电路操作中使用从一个或多个存储器件接收的数据。在一些实施例中，全局控制电路100gc包括一个或多个全局地址解码器或预解码器电路，被配置为向每个存储器分区102a-102d的wl驱动器电路110ac输出一个或多个地址信号。
37.每个wl驱动器电路110ac都被配置为在对应的字线wl上生成字线信号。在一些实施例中，每个wl驱动器电路110ac都被配置为将对应字线wl上的字线信号输出到对应存储器分区102a-102d的相邻存储器组110u和110l。
38.每个局部控制电路110lc都是被配置为接收一个或多个地址信号的电子电路。每个局部控制电路110lc都被配置为生成与通过一个或多个地址信号识别的存储器件的相邻子集对应的信号。在一些实施例中，存储器件的相邻子集对应于存储器件的列。在一些实施例中，每个局部控制电路110lc都被配置为生成每个信号作为互补信号对。在一些实施例中，每个局部控制电路110lc都被配置为将信号输出到对应存储器分区102a-102d的相邻wl驱动器电路110ac内的对应字线驱动器电路。在一些实施例中，局部控制电路110dc包括组解码器电路。
39.每个lio电路110bs都被配置为响应于gio电路100bl，例如，基于一个或多个bl控制信号，选择性地访问耦合到对应存储器单元阵列110ar的存储器件的相邻子集的一个或多个位线(如图2所示)。在一些实施例中，存储器件的相邻子集对应于存储器件的行。在一些实施例中，lio电路110bs包括位线选择电路。
40.每个lio电路110bs都包括一个或多个电路114。在一些实施例中，每个电路114都包括被配置为感测放大器电路和写入锁存器电路的电路。例如，根据一些实施例，在写入操作期间，电路114是写入锁存器电路，其被配置为将数据写入对应存储器单元阵列110ar中的对应存储器单元列中的至少一个存储器单元112中。例如，根据一些实施例，在读取操作期间，电路114是感测放大器电路，其被配置为从对应存储器单元阵列110ar中的对应存储器单元列中的至少一个存储器单元112读取数据。在一些实施例中，lio电路110bs中的每个电路114都耦合到存储器单元阵列110ar中的对应列的存储器件112。在一些实施例中，gio
电路100bl包括一个或多个电路114(未示出)。
41.每个存储器组110u和110l包括对应的存储器单元阵列110ar，包括存储器单元或存储器件112，存储器单元或存储器件112被配置为在编程和读取操作中被相邻lio电路110bs和相邻wl驱动器电路110ac访问。
42.每个存储器单元阵列110ar包括具有n行和m列的存储器件112的阵列，其中m和n是正整数。存储器单元阵列102中的单元的行沿第一方向x布置。存储器单元阵列102中的单元的列沿第二方向y布置。第二方向y不同于第一方向x。在一些实施例中，第二方向y垂直于第一方向x。在一些实施例中，每个存储器单元阵列110ar分为上部区域和下部区域(未示出)。在一些实施例中，存储器单元阵列110ar中的每一列存储器件112都耦合到lio电路110bs中的对应电路114。
43.存储器件112被示出在存储器分区102a的存储器组110u和110l中。为了便于说明，未在存储器分区102b、102c和102d的存储器组110u和110l中示出存储器件112。
44.存储器件112是被配置为存储由逻辑状态表示的位数据的电、机电、电磁或其他器件。存储器件112的至少一种逻辑状态能够在写操作中被编程并且在读取操作中被检测到。在一些实施例中，逻辑状态对应于存储在给定存储器件112中的电荷的电压电平。在一些实施例中，逻辑状态对应于给定存储器件112的组件的物理特性，例如电压、电流、电阻或磁取向。
45.在一些实施例中，存储器件112包括一个或多个单端口(sp)静态随机存取存储器(sram)单元。在一些实施例中，存储器件112包括一个或多个双端口(dp)sram单元。在一些实施例中，存储器件112包括一个或多个多端口sram单元。存储器件112中的不同类型的存储器单元在本公开的预期范围内。在一些实施例中，存储器件112包括一个或多个动态随机存取存储器(dram)单元。在一些实施例中，存储器件112包括一个或多个一次可编程(otp)存储器件，诸如电子熔丝(efuse)或反熔丝器件、闪存器件、随机存取存储器(ram)器件、电阻ram器件、铁电ram器件、磁阻ram器件、可擦除可编程只读存储器(eprom)器件、电可擦除可编程只读存储器(eeprom)器件等。在一些实施例中，存储器件112是包括一个或多个otp存储器单元的otp存储器件。
46.存储器电路100的其他配置在本公开的范围内。
47.图2是根据一些实施例的存储器电路200的电路图。
48.存储器电路200是图1的存储器单元阵列110ar或电路114中的一列存储器单元的实施例，因此省略类似的详细描述。例如，存储器电路200说明非限制性实例，其中存储器电路200的存储器单元阵列202是图1的存储器单元阵列110ar中的一列存储器单元的实施例，并且存储电路200的感测放大器电路/写入电路204对应于图1的电路114，因此省略类似的详细描述。在一些实施例中，存储器电路200的感测放大器电路/写入电路204以与lio电路110bs的电路114类似的方式可用于图1中的gio电路100bl，因此省略类似的详细描述。
49.存储器电路200包括通过位线bl和反相位线blb耦合到感测放大器电路/写入电路204的存储器单元阵列202。
50.存储器单元阵列202包括具有n行和一列的存储器单元阵列mcb，其中n是正整数。一列示出为非限制性示例。存储器单元阵列202的其他列数在本公开的范围内。在一些实施例中，图1的存储器单元阵列102中的每一列存储器单元112都耦合到对应的感测放大器电
路/写入电路204。
51.感测放大器电路/写入电路204是被配置为感测放大器电路和写入锁存器电路的电路。例如，根据一些实施例，在写入操作期间，感测放大器电路/写入电路204是写入锁存器电路，其被配置为在数据输入线上接收输入数据(例如，din和dinb)，并且被配置为将数据(例如，din或dinb)写入存储器单元阵列202的列0中的至少一个存储器单元mcb。
52.例如，根据一些实施例，在读取操作期间，感测放大器电路/写入电路204是被配置为从存储器单元阵列202的列0中的至少一个存储器单元mcb感测或读取数据的感测放大器电路，并且被配置为输出数据信号q。在一些实施例中，数据信号q对应于从存储器单元阵列202的列0中的至少一个存储器单元mcb读取的数据。在一些实施例中，数据信号q对应于存储器单元阵列202的列0中的至少一个存储器单元mcb中存储的数据。
53.在一些实施例中，通过配置感测放大器电路/写入电路204以展示感测放大器电路和写入锁存器电路两者的功能，与其中感测放大器电路和写入锁存器电路是独立电路的其他方法相比，感测放大器电路/写入电路204包括更少的晶体管或逻辑器件。
54.在一些实施例中，通过感测放大器电路/写入电路204包括比其他方法更少的晶体管或逻辑器件，感测放大器电路/写入电路204比其他方法占据更少的面积。
55.在一些实施例中，通过感测放大器电路/写入电路204包括比其他方法更少的晶体管或逻辑器件，感测放大器电路/写入电路204比其他方法消耗更少的有源功率，因为感测放大器电路/写入电路204中的更少的晶体管或逻辑器件在逻辑高和逻辑低状态之间切换，反之亦然。
56.在一些实施例中，通过感测放大器电路/写入电路204包括比其他方法更少的晶体管或逻辑器件，感测放大器电路/写入电路204具有比其他方法更少的静态泄露，因为感测放大器电路/写入电路204中更少的晶体管或逻辑器件使得总栅极数低于其他方法。
57.存储器电路200的其他配置在本公开的范围内。
58.存储器单元
59.图3是根据一些实施例的图1和图2中可使用的存储器单元300的电路图。
60.存储器单元300可用作图1的存储器单元阵列110ar中的至少一个中的一个或多个存储器单元mcb、图1的存储器件112、图2的存储器单元mcb或图2的存储器单元阵列202。
61.存储器单元300是用于说明的六晶体管(6t)单端口(sp)sram存储单元。在一些实施例中，存储器单元300采用多个晶体管而不是六个晶体管。其他类型的存储器在各种实施例的范围内。
62.存储器单元300包括两个p型金属氧化物半导体(pmos)晶体管p1和p2，以及四个n型金属氧化物半导体(nmos)晶体管n1、n2、n3和n4。晶体管p1、p2、n1、n2构成交叉锁存器或一对交叉耦合的反相器。例如，pmos晶体管p1和nmos晶体管n1形成第一反相器，而pmos晶体管p2和nmos晶体管n2形成第二反相器。
63.pmos晶体管p1和p2中的每一个的源极端子被配置为电压供应节点node_1。每个电压供应节点node_1耦合到第一电压源vddi。pmos晶体管p1的漏极端子与nmos晶体管n1的漏极端子、pmos晶体管p2的栅极端子、nmos晶体管n2的栅极端子和nmos晶体管n3的源极端子耦合，并被配置为存储节点nd。
64.pmos晶体管p2的漏极端子与nmos晶体管n2的漏极端子、pmos晶体管p1的栅极端
子、nmos晶体管n1的栅极端子和nmos晶体管n4的源极端子耦合，并被配置为存储节点ndb。每个nmos晶体管n1和n2的源极端子被配置为具有参考电源电压vss的参考电源电压节点(未标示)。nmos晶体管n1和n2中的每一个的源极端子还耦合到参考电压源vss。
65.字线wl与nmos晶体管n3和n4中的每一个的栅极端子耦合。字线wl也被称为写入控制线，因为nmos晶体管n3和n4被配置为由字线wl上的信号控制，以便在位线bl、blb和对应节点nd、ndb之间传输数据。
66.nmos晶体管n3的漏极端子耦合到位线bl。nmos晶体管n4的漏极端子耦合到位线blb。位线bl和blb被配置为存储器单元300的数据输入和输出。在一些实施例中，在写入操作中，将逻辑值施加到位线bl并将相反的逻辑值施加到另一位线blb，使得能够将位线上的逻辑值写入存储器单元300。位线bl和blb中的每一条被称为数据线，因为位线bl和blb上承载的数据写入对应的节点nd和ndb以及从节点nd和ndb读取。
67.字线wl对应于图1中的一条或多条字线wl。位线bl对应于图2中的一条或多条位线bl。反相位线blb对应于图2中的一条或多条反相位线blb。
68.存储器单元300的其他配置在本公开的范围内。
69.存储器电路：
70.图4是根据一些实施例的存储器电路400的电路图。
71.存储器电路400是图2的感测放大器电路/写入电路204的实施例，因此省略类似的详细描述。图7(下面描述)的存储器电路700和图8(下面描述)的存储器电路800是图2的感测放大器电路/写入电路204的实施例，因此省略类似的详细描述。
72.存储器电路400包括耦合到锁存器电路410和锁存器电路440的控制信号生成电路402。为了便于说明，控制信号生成电路402未被示为耦合到锁存器电路410和锁存器电路440。
73.控制信号生成电路402被配置为通过感测放大器使能信号sae来控制锁存器电路410。控制信号产生电路402被配置为通过感测放大器使能信号sae和反相感测放大器使能信号saeb来控制锁存器电路440。控制信号生成电路402被配置为响应于全局感测放大器使能信号glb_sae而生成反相感测放大器使能信号saeb。控制信号生成电路402还被配置为响应于反相感测放大器使能信号saeb而生成感测放大器使能信号sae。在一些实施例中，感测放大器使能信号sae与反相感测放大器使能信号saeb反相。在一些实施例中，控制信号生成电路402耦合到图1中的gio电路100bl，并被配置为从图1中的gio电路100bl接收全局感测放大器使能信号glb_sae。
74.控制信号生成电路402包括反相器i1和反相器i2。
75.反相器il被配置为响应于全局感测放大器使能信号glb_sae而生成反相感测放大器使能信号saeb。在一些实施例中，全局感测放大器使能信号glb_sae与反相感测放大器使能信号saeb反相。反相器i1的输入端子被配置为接收全局感测放大器使能信号glb_sae。在一些实施例中，反相器i1的输入端子耦合至图1中的gio电路100bl。反相器i1的输出端子耦合至反相器i2的输入端子，被配置为输出反相感测放大器使能信号saeb。反相器i1的输出端子进一步耦合到锁存器电路440。
76.反相器i2被配置为响应于反相感测放大器使能信号saeb而生成感测放大器使能信号sae。反相器i2的输入端子耦合至反相器i1的输出端子，被配置为接收反相感测放大器
使能信号saeb。反相器i2的输出端子耦合至锁存器电路410和锁存器电路440。反相器i2的输出端子配置为输出感测放大器使能信号sae。
77.控制信号生成电路402中的电路元件的其他配置、其他类型或电路元件的数量在本公开的范围内。
78.存储器电路400还包括耦合到开关电路406和锁存器电路410的控制信号生成电路404。为了便于说明，控制信号生成电路404未被示为耦合到开关电路406和锁存器电路410。
79.控制信号生成电路404被配置为通过控制信号dckb来控制开关电路406。控制信号生成电路404被配置为通过控制信号dck和控制信号dckb控制锁存器电路410。控制信号生成电路404被配置为响应于全局控制信号glb_dck生成控制信号dckb。在一些实施例中，控制信号glb_dck是时钟信号。控制信号生成电路404还被配置为根据控制信号dckb和控制信号iweb产生控制信号dck。在一些实施例中，控制信号iweb是反相写入使能信号，其在耦合到存储器电路400的一个或多个存储器单元的读取操作期间被配置为逻辑1。在一些实施例中，控制信号iweb是反相写入使能信号，其在耦合到存储器电路400的一个或多个存储器单元的写入操作期间被配置为逻辑0。在一些实施例中，控制信号iweb由外部电路(未示出)生成。在一些实施例中，控制信号生成电路404耦合到图1中的gio电路100bl，并被配置为从图1中的gio电路100bl接收全局控制信号glb_dck。
80.控制信号生成电路404包括反相器i3和nor逻辑门norl。
81.反相器i3被配置为响应于全局控制信号glb_dck生成控制信号dckb。在一些实施例中，控制信号dckb与全局控制信号glb_dck反相。反相器i3的输入端子被配置为接收全局控制信号glb_dck。在一些实施例中，反相器i3的输入端子耦合至图1中的gio电路100bl。反相器i3的输出端子耦合至nor逻辑门nor1的第一输入端子，并且被配置为输出控制信号dckb。反相器i3的输出端子进一步耦合到开关电路406和锁存器电路410。
82.nor逻辑门norl的第一输入端子被配置为接收控制信号dckb。nor逻辑门nor1的第二输入端子被配置为接收控制信号iweb。在一些实施例中，nor逻辑门nor1的第二输入端子直接耦合至控制信号iweb的源(未示出)。nor逻辑门nor1的输出端子被配置为输出控制信号dck。nor逻辑门nor1被配置为基于控制信号dckb和控制信号iweb生成控制信号dck信号。nor逻辑门nor1的输出端子耦合至锁存器电路410。
83.控制信号生成电路404中的电路元件的其他配置、其他类型或电路元件的数量在本公开的范围内。
84.存储器电路400还包括开关电路406。开关电路406被配置为接收输入信号din和dinb。开关电路406被配置为分别通过数据线dl和反相数据线dlb将输入信号din和dinb传送到锁存器电路410。
85.开关电路406响应于控制信号dckb而被使能或禁用。例如，根据一些实施例，在耦合到存储器电路400的一个或多个存储器单元(例如，图2中的存储器单元mcb)的写入操作期间，开关电路406由控制信号dckb使能，并且开关电路406被配置为将数据线dl和反相数据线dlb耦合到输入电路(例如，图5中的输入电路504)。例如，根据一些实施例，在耦合到存储器电路400的一个或多个存储器单元(例如，图2中的存储器单元mcb)的读取操作期间，开关电路406由控制信号dckb禁用，并且开关电路406被配置为将数据线dl和反相数据线dlb与输入电路(例如，图5中的输入电路504)解耦合。
86.在一些实施例中，开关电路406被配置为在一个或多个存储器单元的写入操作期间将输入信号din和输入信号dinb传送到对应的数据线dl和反相数据线dlb。在一些实施例中，开关电路被配置为在一个或多个存储器单元的读取操作期间将数据线dl和反相数据线dlb与对应的输入信号din和输入信号dinb电隔离。
87.在一些实施例中，通过在一个或多个存储器单元的读取操作期间将数据线dl和反相数据线dlb与对应的输入信号din和输入信号dinb电隔离，锁存器电路410可以在读取操作期间被配置为感测放大器。在一些实施例中，通过配置开关电路406以在一个或多个存储器单元的写入操作期间将输入信号din和输入信号dinb传送到对应的数据线dl和反相数据线dlb，锁存器电路410在写入操作期间被配置为写入锁存器。
88.开关电路406包括nmos晶体管mn5和mn6。
89.nmos晶体管mn5的源极被配置为接收数据信号din。nmos晶体管mn5的源极耦合到数据信号din的源(例如，图5中的输入电路504)。nmos晶体管mn5的栅极被配置为接收控制信号dckb，并耦合至反相器i3的输出端子和nmos晶体管mn6的栅极。nmos晶体管mn5的漏极至少耦合到反相数据线dlb和节点n1。
90.nmos晶体管mn6的源极被配置为接收数据信号dinb。nmos晶体管mn6的源极耦合到数据信号dinb的源(例如，图5中的输入电路504)。nmos晶体管mn6的栅极被配置为接收控制信号dckb，并耦合至反相器i3的输出端子和nmos晶体管mn5的栅极。nmos晶体管mn6的漏极至少耦合到数据线dl和节点n2。
91.开关电路406中的其他配置、晶体管的数量或晶体管的类型在本公开的范围内。例如，在一些实施例中，nmos晶体管mn5的源极和漏极相互切换，nmos晶体管mn6的源极和漏极相互切换。例如，在一些实施例中，nmos晶体管mn5和mn6可以替换为对应的传输门。
92.存储器电路400还包括锁存器电路410。锁存器电路410耦合到控制信号生成电路402、控制信号生成电路404、开关电路406、预充电和均衡电路420、输出电路430、锁存器电路440、pmos晶体管mp11和nmos晶体管mn11。锁存器电路410被配置为接收感测放大器使能信号sae、控制信号dck或控制信号dckb中的至少一者。锁存器电路410响应于感测放大器使能信号sae、控制信号dck或控制信号dckb中的至少一者而被使能或禁用。
93.锁存器电路410至少在节点nl耦合到反相数据线dlb并且在节点n2耦合到数据线dl。锁存器电路410被配置为锁存节点n1处的反相数据线dlb上的反相数据线信号，并且被配置为锁存节点n2处的数据线dl上的数据线信号。
94.至少锁存器电路410是配置为感测放大器电路和写入锁存器电路的电路。例如，在一些实施例中，在读取操作期间，锁存器电路410和锁存器电路440被配置为用作感测放大器，该感测放大器被配置为通过位线bl与反相位线blb之间的位线分裂(bit line split)，感测或读取存储在耦合到存储器电路400的一个或多个存储器单元(例如，图2中的存储器单元mcb)中的数据。在一些实施例中，在读取操作期间，至少锁存器电路410被配置为响应于感测放大器使能信号sae和控制信号dckb而用作感测放大器的一部分。
95.例如，在一些实施例中，在写入操作期间，锁存器电路410、开关电路406和输出电路430是写入锁存器电路，该写入锁存器电路被配置为在数据输入线上接收输入数据(例如，din和dinb)，在数据线dl和反相数据线dlb上锁存输入数据(例如，din和dinb)，并且被配置为将数据(例如，din或dinb)写入耦合到存储器电路400的一个或多个存储器单元(例
如，图2中的存储器单元mcb)。在一些实施例中，在读取操作期间，至少锁存器电路410被配置为响应于控制信号dck和控制信号dckb而用作写入锁存器电路的一部分。
96.锁存器电路410包括pmos晶体管mp1、mp2和mp3，以及nmos晶体管mn1、mn2、mn3和mn4。晶体管mp1、mp2、mn1、mn2形成交叉锁存器或一对交叉耦合的反相器。例如，pmos晶体管mp1和nmos晶体管mn1形成第一反相器(未标示)，而pmos晶体管mp2和nmos晶体管mn2形成第二反相器(未标示)。
97.pmos晶体管mp1的漏极、nmos晶体管mn1的漏极、pmos晶体管mp2的栅极和nmos晶体管mn2的栅极分别在节点n1处耦合在一起。节点n1与反相数据线dlb耦合。在一些实施例中，节点n1被配置为存储节点。pmos晶体管mp1和nmos晶体管mn1的漏极以及pmos晶体管mp2和nmos晶体管mn2的栅极连接到反相数据线dlb。
98.pmos晶体管mp1的源极、pmos晶体管mp2的源极和pmos晶体管mp3的漏极分别在节点n3处耦合在一起。pmos晶体管mp3的源极被配置为电源电压节点(未标示)，并耦合到电源电压vddm。pmos晶体管mp3的源极、pmos晶体管mp5的漏极和pmos晶体管mp6的漏极分别耦合在一起，并进一步耦合至电源电压vddm。pmos晶体管mp3的栅极被配置为接收控制信号dckb。pmos晶体管mp3的栅极耦合到反相器i3的输出端子。在一些实施例中，pmos晶体管mp3被称为“头部开关”。
99.pmos晶体管mp2的漏极、nmos晶体管mn2的漏极、pmos晶体管mpl的栅极和nmos晶体管mnl的栅极分别在节点n2处耦合在一起。节点n2与数据线dl耦合。在一些实施例中，节点n2被配置为存储节点。pmos晶体管mp2和nmos晶体管mn2中的每一个的漏极以及pmos晶体管mp1和nmos晶体管mn1中的每一个的栅极耦合到数据线dl。
100.nmos晶体管mn3的漏极、nmos晶体管mn4的漏极、nmos晶体管mnl的源极和nmos晶体管mn2的源极分别在节点n4处耦合在一起。nmos晶体管mn3的源极被配置为具有参考电源电压vss的参考电源电压节点(未标示)。nmos晶体管mn4的源极被配置为具有参考电源电压vss的参考电源电压节点(未标示)。在一些实施例中，nmos晶体管mn3的源极和nmos晶体管mn4的源极耦合在一起。
101.nmos晶体管mn3的栅极被配置为接收感测放大器使能信号sae。nmos晶体管mn3的栅极耦合到反相器i2的输出端子。nmos晶体管mn4的栅极被配置为接收控制信号dck。nmos晶体管mn4的栅极耦合到nor逻辑门nor1的输出端子。在一些实施例中，nmos晶体管mn3被称为“第一脚部开关”，nmos晶体管mn4被称为“第二脚部开关”。
102.在一些实施例中，当控制信号dckb是低逻辑值并且感测放大器使能信号sae是高逻辑值时，锁存器电路410被使能并且被配置为用作感测放大器。例如，当控制信号dckb以低逻辑值施加到pmos晶体管mp3时，pmos晶体管mp3导通，并将节点n3拉向电源电压vddm的电压电平。类似地，例如，当感测放大器使能信号sae以高逻辑值施加到nmos晶体管mn3时，nmos晶体管mn3导通，并将节点n4拉向参考电源电压vss的电压电平。结果，锁存器电路410被使能并被配置为放大数据线dl和反相数据线dlb的电压电平，并被配置为将存储器单元的读取数据输出至锁存器电路440。
103.在一些实施例中，当控制信号dckb是低逻辑值并且控制信号dck是高逻辑值时，锁存器电路410被使能并且被配置为用作写入锁存器电路。例如，当控制信号dckb以低逻辑值施加到pmos晶体管mp3时，pmos晶体管mp3导通，并将节点n3拉向电源电压vddm的电压电平。
类似地，例如，当控制信号dck以高逻辑值施加到nmos晶体管mn4时，nmos晶体管mn4导通，并且将节点n4拉向参考电源电压vss的电压电平。结果，锁存器电路410被使能并且被配置为将写入数据(例如，din或dinb)输出到输出电路430。
104.锁存器电路410中的其他配置、晶体管的数量或晶体管的类型在本公开的范围内。
105.存储器电路400还包括预充电和均衡电路420。
106.预充电和均衡电路420耦合到数据线dl、反相数据线dlb、开关电路406、锁存器电路410、输出电路430、锁存器电路440、pmos晶体管mp11和nmos晶体管mn11。
107.预充电和均衡电路420被配置为响应于信号dleqb将数据线dl和反相数据线dlb预充电和均衡到电压vdl。在一些实施例中，预充电和均衡电路420被配置为在耦合到存储器电路400的一个或多个存储器单元(例如，图2中的存储器单元mcb)的读取操作之前，将数据线dl和反相数据线dlb预充电和均衡到电压vdl。在一些实施例中，预充电和均衡电路420被配置为在字线wl提供访问或将存储节点nd和ndb耦合到nap设计中的对应位线和位线blb之前，将数据线dl和反相数据线dlb(或位线bl和反相位线blb)预充电和均衡到电压vdl。在一些实施例中，预充电和均衡电路420被配置为在字线wl提供访问或将存储节点nd和ndb耦合到non-nap设计中的对应位线和位线blb之后，将数据线dl和反相数据线dlb(或位线bl和反相位线blb)预充电和均衡到电压vdl。在一些实施例中，电压vdl等于电源电压vddm。在一些实施例中，电压vdl等于参考电源电压vss。在一些实施例中，电压vdl等于电源电压vddm/2。
108.预充电和均衡电路420包括pmos晶体管mp5、mp6和mp4。pmos晶体管mp5和mp6是预充电电路。pmos晶体管mp5和mp6被配置为响应于信号dleqb将数据线dl和反相数据线dlb预充电至电压vdl。pmos晶体管mp4是均衡电路。pmos晶体管mp4被配置为响应于信号dleqb使数据线dl和反相数据线dlb的电压等于电压vdl。pmos晶体管mp5、mp6和mp4的栅极耦合在一起，并被配置为接收信号dleqb。在一些实施例中，信号dleqb至少是预充电信号或均衡信号。
109.pmos晶体管mp6和mp5的源极分别与数据线dl和反相数据线dlb耦合。pmos晶体管mp5和mp6的漏极耦合在一起并且被配置为接收电源电压vddm。例如，当信号eqb被施加低逻辑值时，晶体管mp5和mp6导通，将对应的数据线dl和反相数据线dlb拉至电源电压vddm。结果，数据线dl和反相数据线dlb被预充电至电源电压vddm。
110.pmos晶体管mp4连接在数据线dl和反相数据线dlb之间。pmos晶体管mp4的源极与反相数据线dlb耦合。pmos晶体管mp4的漏极与数据线dl耦合。例如，当信号eqb被施加低逻辑值时，晶体管mp4导通，并将反相数据线dlb耦合到数据线dl。结果，数据线dl和反相数据线dlb的电压与电源电压vddm相等。在一些实施例中，pmos晶体管mp5、mp6和mp4中的每一个的漏极和源极可互换使用。
111.预充电和均衡电路420中的其他配置、晶体管的数量或晶体管的类型在本公开的范围内。例如，其他电路和/或其他类型的晶体管，诸如nmos晶体管，或晶体管的其他数量，用于预充电和/或均衡数据线dl和反相数据线dlb，这都在各种实施例的范围内。电压vdl的其他值在各种实施例的范围内。
112.存储器电路400还包括输出电路430。输出电路430耦合到数据线dl、反相数据线dlb、预充电和均衡电路420、开关电路406、锁存器电路410、锁存器电路440、pmos晶体管mp11和nmos晶体管mn11。输出电路430进一步耦合到一个或多个存储器单元(未示出)，并且
被配置为控制一个或多个存储器单元的写入操作。
113.输出电路430包括nor逻辑门nor2、nor逻辑门nor3和nmos晶体管mn12和mn13。
114.nor逻辑门nor2被配置为生成信号wc。信号wc控制nmos晶体管mn12。nor逻辑门nor2具有至少与数据线dl耦合的第一输入端子，以及被配置为接收控制信号wclk的第二输入端子。在一些实施例中，控制信号wclk是时钟信号。在一些实施例中，对于写入操作，控制信号wclk为逻辑低。在一些实施例中，对于读取操作，控制信号wclk为逻辑高。nor逻辑门nor2的输出端子耦合到nmos晶体管mn12的栅极。nor逻辑门nor2的输出端子被配置为将信号wc输出到nmos晶体管mn12。
115.nor逻辑门nor3被配置为生成信号wt。信号wt控制nmos晶体管mn13。nor逻辑门nor3的第一输入端子至少与反相数据线dlb耦合，第二输入端子配置为接收控制信号wclk。nor逻辑门nor3的输出端子耦合到nmos晶体管mn13的栅极。nor逻辑门nor3的输出端子被配置为将信号wt输出到nmos晶体管mn13。
116.nmos晶体管mn12耦合到nor逻辑门nor12和位线bl。
117.nmos晶体管mn12的栅极被配置为接收信号wc。nmos晶体管mn12的栅极耦合到nor逻辑门nor2的输出端子。nmos晶体管mn12的源极耦合到参考电压源vss。nmos晶体管mn12的漏极耦合到位线bl。在一些实施例中，位线bl和反相位线blb耦合到一个或多个存储器单元(未示出)。
118.nmos晶体管mn13耦合到nor逻辑门nor3和反相位线blb。
119.nmos晶体管mn13的栅极被配置为接收信号wt。nmos晶体管mn13的栅极耦合到nor逻辑门nor3的输出端子。nmos晶体管mn13的源极耦合到参考电压源vss。nmos晶体管mn13的漏极耦合到反相位线blb。
120.输出电路430中的晶体管的其他配置、数量或晶体管的类型在本公开的范围内。
121.存储器电路400还包括锁存器电路440。
122.锁存器电路440耦合到数据线dl、控制信号生成电路402、开关电路406、预充电和均衡电路420以及输出电路430。
123.锁存器电路440被配置为接收感测放大器使能信号sae、反相感测放大器使能信号saeb和数据线dl的数据线信号中的至少一者。响应于感测放大器使能信号sae或反相感测放大器使能信号saeb中的至少一个，锁存器电路440被使能或禁用。
124.在一些实施例中，在读取操作期间，锁存器电路440被配置为响应于感测放大器使能信号sae或反相感测放大器使能信号saeb中的至少一个而在节点n2处锁存数据线dl上的数据线信号。锁存器电路440包括被配置为输出信号q的输出节点(例如，节点no)。
125.锁存器电路440包括pmos晶体管mp7、mp8、mp9和mp10，nmos晶体管mn7、mn8、mn9和mn10，反相器i4和反相器i5。
126.pmos晶体管mp7的源极端子耦合到电压源vddm。pmos晶体管mp7的栅极、nmos晶体管mn8的栅极和数据线dl分别耦合在一起。pmos晶体管mp7的栅极和nmos晶体管mn8的栅极均被配置为接收数据线dl上的数据线信号。pmos晶体管mp7的漏极耦合到pmos晶体管mp8的源极。
127.pmos晶体管mp8的栅极耦合到反相器i1的输出端子。pmos晶体管mp8的栅极被配置为接收反相感测放大器使能信号saeb。
128.pmos晶体管mp8的漏极、nmos晶体管mn7的漏极、pmos晶体管mp10的漏极、nmos晶体管mn9的漏极、反相器i4的输入端子和反相器i5的输入端子分别耦合在一起。在一些实施例中，pmos晶体管mp8的漏极或nmos晶体管mn7的漏极被配置为输出反相输出信号qb。在一些实施例中，pmos晶体管mp10的漏极或nmos晶体管mn9的漏极被配置为输出反相输出信号qb。
129.nmos晶体管mn7的栅极耦合到反相器i2的输出端子。nmos晶体管mn7的栅极被配置为接收感测放大器使能信号sae。
130.nmos晶体管mn7的源极耦合到nmos晶体管mn8的漏极。nmos晶体管mn8的源极耦合到参考电压源vss。
131.在一些实施例中，当pmos晶体管mp8和nmos晶体管mn7被使能或导通时，pmos晶体管mp7和nmos晶体管mn8形成反相器(未标示)。
132.pmos晶体管mp9的源极耦合到电压源vddm。pmos晶体管mp9的栅极、nmos晶体管mn10的栅极和反相器i5的输出端子分别耦合在一起。pmos晶体管mp9和nmos晶体管mn10的栅极中的每一个被配置为从反相器i5的输出端子接收输出信号q1。在一些实施例中，输出信号q1对应于反馈到pmos晶体管mp9的栅极和nmos晶体管mn10的栅极的反馈信号。在一些实施例中，信号q1与反相输出信号qb反相，反之亦然。pmos晶体管mp9的漏极耦合到pmos晶体管mp10的源极。
133.pmos晶体管mp10的栅极耦合到反相器i2的输出端子和nmos晶体管mn7的栅极。pmos晶体管mp10的栅极被配置为接收感测放大器使能信号sae。
134.nmos晶体管mn9的栅极耦合到反相器i1的输出端子和pmos晶体管mp8的栅极。nmos晶体管mn9的栅极被配置为接收反相感测放大器使能信号saeb。
135.nmos晶体管mn9的源极耦合到nmos晶体管mn10的漏极。nmos晶体管mn10的源极耦合到参考电压源vss。
136.在一些实施例中，当pmos晶体管mp10和nmos晶体管mn9被使能或导通时，pmos晶体管mp9和nmos晶体管mn10形成反相器(未标示)。
137.反相器i4被配置为响应于反相输出信号qb生成输出信号q。反相器i4的输入端子被配置为接收反相输出信号qb。反相器i4的输出端子被配置为输出输出信号q。在一些实施例中，反相输出信号qb与信号q反相，反之亦然。
138.反相器i5被配置为响应于反相输出信号qb生成输出信号ql。反相器i5的输入端子被配置为接收反相输出信号qb。反相器i5的输出端子被配置为输出输出信号q1。
139.锁存器电路440中的其他配置、晶体管的数量或晶体管的类型在本公开的范围内。
140.存储器电路400还包括nmos晶体管mn11和pmos晶体管mp11。pmos晶体管mp11的源极耦合到电压源vddm。pmos晶体管mp11的漏极电浮置。nmos晶体管mn11的源极耦合到参考电压源vss。nmos晶体管mn11的漏极电浮置。
141.pmos晶体管mp11的栅极、nmos晶体管mn11的栅极、pmos晶体管mp4的源极、pmos晶体管mp5的漏极、反相数据线dlb、节点n1、nmos晶体管mn5的漏极、pmos晶体管mp1的漏极、nmos晶体管mn1的漏极、pmos晶体管mp2的栅极、nmos晶体管mn2的栅极以及nor逻辑门nor3的第一输入端子分别耦合在一起。
142.pmos晶体管mp7的栅极、nmos晶体管mn8的栅极、pmos晶体管mp4的漏极、pmos晶体管mp6的漏极、数据线dl、节点n2、nmos晶体管mn6的漏极、pmos晶体管mp2的漏极、nmos晶体
管mn2的漏极、pmos晶体管mp1的栅极、nmos晶体管mn1的栅极以及nor逻辑门nor2的第二输入端子分别耦合在一起。
143.pmos晶体管mp11或nmos晶体管mn11中的晶体管的其他配置、晶体管数量或晶体管类型在本公开的范围内。
144.在一些实施例中，存储器电路400操作以实现本文所述的一个或多个益处，包括上文关于存储器电路100或200讨论的细节。
145.存储器电路400的其他配置在本公开的范围内。
146.图5是根据一些实施例的存储器电路500的电路图。存储器电路500是耦合到诸如图4的存储器电路400的存储器电路的输入电路(例如，输入电路504)的非限制性示例，因此省略类似的详细描述。
147.存储器电路500包括耦合到输入电路504的存储器电路502。
148.在一些实施例中，存储器电路502是图2的感测放大器电路/写入电路204、图4的存储器电路400、图7的存储器电路7007或图8的存储器电路800中的至少一个，因此省略类似的详细描述。
149.输入电路504被配置为接收输入信号din。输入电路504被配置为响应于输入信号din而生成输入信号dinb。在一些实施例中，输入信号dinb与输入信号din反相。在一些实施例中，输入电路504耦合到图4、图7和图8中的开关电路406。输入电路504包括反相器i6。
150.反相器i6被配置为响应于输入信号din而生成输入信号dinb。反相器i6的输入端子被配置为接收输入信号din。在一些实施例中，反相器i6的输入端子耦合到输入信号din的源(未示出)。反相器i6的输入端子进一步耦合到存储器电路502。反相器i6的输出端子耦合到存储器电路502。反相器i6的输出端子被配置为将输入信号dinb输出到存储器电路502。在一些实施例中，反相器i6耦合到图4、图7和图8中的开关电路406。反相器i6还耦合到电源电压vddi。在一些实施例中，输入信号din和dinb是不同于存储器电路400、700和800的电压域(例如，vddm)的电压域(例如，vddi)的一部分。在一些实施例中，电源电压vddi具有与电源电压vddm不同的电压摆幅。在一些实施例中，输入信号din和dinb是与存储器电路400、700和800的电压域(例如，vddm)相同的电压域(例如，vddi)的一部分。在一些实施例中，电源电压vddi具有与电源电压vddm相同的电压摆幅。
151.输入电路504、反相器i6或存储器电路500中的电路元件的其他配置、其他类型或电路元件的数量在本公开的范围内。
152.在一些实施例中，存储器电路500操作以实现本文所述的一个或多个益处，包括上文关于存储器电路100或200讨论的细节。
153.存储器电路500的其他配置在本公开的范围内。
154.波形图
155.图6是根据一些实施例的诸如图2中的存储器电路200、图4中的存储器电路400、图5中的存储器电路500、图7中的存储器电路700的存储器电路的波形的时序图600。在一些实施例中，根据一些实施例，图6是至少存储器电路100-200、存储器电路400、存储器电路500或图7的存储器电路700的时序图600。
156.在一些实施例中，至少在图1的存储器电路100中的存储器组的一个或多个读取操作和写入操作被应用于存储器分区102a、102b、102c或102d中的至少一个，并且时序图600
对应于存储器分区102a、102b、102c或102d中的至少一个的读取操作和写入操作期间的波形。
157.在一些实施例中，一个或多个读取操作和写入操作被应用于至少图2的存储器电路200中的存储器单元阵列202的列0中的至少一个存储器单元，并且时序图600对应于图2的至少存储器电路200中存储器单元阵列202的列0中的至少一个存储器单元的读取操作和写入操作期间的波形。
158.时序图600包括控制信号iweb、时钟信号clk、控制信号dckb、控制信号dck、信号dleqb和感测放大器使能信号sae的波形。
159.在时间t0，控制信号iweb为逻辑低，时钟信号clk为逻辑低，控制信号dckb为逻辑高，控制信号dck为逻辑低，信号dleqb为逻辑高，感测放大器使能信号sae为逻辑低。
160.在时间t0，响应于控制信号dckb为逻辑高，开关电路406导通，并且锁存器电路410是透明(transparent)的，并且在图6和图9中被标记为“din transparent”。例如，在时间t0，响应于控制信号dckb为逻辑高，nmos晶体管mn5和mn6导通，从而将数据信号din和dinb耦合至对应的数据线dl和反相数据线dlb。
161.在时间t1和时间t7之间，对存储器单元执行读取操作。
162.在时间tl，时钟信号clk和控制信号iweb从逻辑低转变为逻辑高。至少响应于时钟信号clk从逻辑低到逻辑高的转变，引起存储器单元的读取操作。
163.在时间t2，控制信号dckb和信号dleqb从逻辑高转变为逻辑低。
164.在时间t2和t3之间，控制信号iweb为逻辑高。
165.在时间t3，控制信号dckb为逻辑低，从而使pmos晶体管mp3导通，并且使开关电路406关断，并且锁存器电路410被禁用并且在图6和图9中被标记为“din latch disabled”。例如，在时间t3，响应于控制信号dckb为逻辑低，nmos晶体管mn5和mn6截止，从而将数据信号din和dinb与对应的数据线dl和反相数据线dlb解耦合。
166.在时间t3，信号dleqb为逻辑低，从而使预充电和均衡电路420被使能。例如，在时间t3，响应于信号dleqb为逻辑低，pmos晶体管mp4导通，从而将数据线dl和反相数据线dlb耦合在一起，pmos晶体管mp5和mp6导通，从而将数据线dl和反相数据线dlb连接到电源电压vddm，并将数据线dl和反相数据线dlb预充电到预充电电压(例如，电压vdl)。
167.在时间t4，信号dleqb从逻辑低转变为逻辑高。在一些实施例中，信号dleqb在时间t4从逻辑低转变为逻辑高，因为数据线dl和反相数据线dlb已经被充分充电到预充电电压(例如，电压vdl)。
168.在时间t5，信号dleqb为逻辑高，从而使预充电和均衡电路420被禁用。例如，在时间t5，响应于信号dleqb为逻辑高，pmos晶体管mp4截止，从而数据线dl和反相数据线dlb彼此解耦合，pmos晶体管mp5和mp6截止，从而断开数据线dl和反相数据线dlb与电源电压vddm的连接。
169.在时间t6，感测放大器使能信号sae从逻辑低转变为逻辑高。在一些实施例中，感测放大器使能信号sae在时间t6从逻辑低转变为逻辑高，因为已经过去了足够的时间以允许数据线dl上的数据线信号或反相数据线dlb上的反相数据线信号之间的分离(split)充分形成。
170.在时间t7，感测放大器使能信号sae为逻辑高，从而使锁存器电路410被使能。在一
些实施例中，当感测放大器使能信号sae为逻辑高时，反相感测放大器使能信号saeb为逻辑低。例如，在时间t7，响应于感测放大器使能信号sae为逻辑高，nmos晶体管mn3导通，从而将数据线dl上的数据线信号(例如，节点n2)或反相数据线dlb上的反相数据线信号(例如，节点n1)拉向参考电源电压vss。在一些实施例中，被拉为逻辑低的节点n1或节点n2的节点是具有较低电压电平的节点。
171.在时间t7，感测放大器使能信号sae为逻辑高，从而使锁存器电路440内的锁存器(例如，反相器i5、pmos晶体管mp9-mp10和nmos晶体管mn9-mn10)被禁用，并且将数据线信号从数据线dl传送到输出节点no。例如，在时间t7，响应于感测放大器使能信号sae为逻辑高，nmos晶体管mn7导通，pmos晶体管mp10截止，响应于反相感测放大器使能信号saeb为逻辑低，pmos晶体管mp8导通，nmos晶体管mn9截止，从而使pmos晶体管mp7和nmos晶体管mn8设置输出信号qb。在一些实施例中，输出信号qb与数据线dl上的数据线信号反相。之后，反相器i4被配置为在设置输出信号q时将输出信号qb反相，输出信号q对应于在读取操作中从存储器单元读取的数据值。
172.在时间t7，时钟信号clk从逻辑高转变为逻辑低。响应于转变为逻辑低的时钟信号clk导致存储器单元的读取操作结束。
173.在时间t8，感测放大器使能信号sae从逻辑高转变为逻辑低。在一些实施例中，感测放大器使能信号sae在时间t8从逻辑高转变为逻辑低，因为已经过了足够的时间来将数据线信号从数据线dl传送或传递到输出节点no。
174.在时间t9，控制信号iweb从逻辑高转变为逻辑低，并且控制信号dckb从逻辑低转变为逻辑高。
175.在时间t10，感测放大器使能信号sae为逻辑低，从而使锁存器电路410被禁用。在一些实施例中，当感测放大器使能信号sae为逻辑低时，反相感测放大器使能信号saeb为逻辑高。例如，在时间t10，响应于感测放大器使能信号sae为逻辑低，nmos晶体管mn3截止，并且节点n4与参考电压源vss断开。
176.在时间t10，感测放大器使能信号sae为逻辑低，从而使锁存器电路440内的锁存器(例如，反相器i5、pmos晶体管mp9-mp10和nmos晶体管mn9-mn10)被使能，并且数据线信号不再从数据线dl传送至输出节点no。例如，在时间t10，响应于感测放大器使能信号sae为逻辑低，nmos晶体管mn7截止，pmos晶体管mp10导通，响应于反相感测放大器使能信号saeb为逻辑高，pmos晶体管mp8截止，nmos晶体管mn9导通，从而至少使反相器i5、pmos晶体管mp9和nmos晶体管mn10锁存输出信号qb。在时间t10之后，输出信号qb在存储器单元的后续写入操作期间被锁存器电路440锁存。在时间t10之后，反相器i4被配置为在设置输出信号q时将输出信号qb反相，输出信号q对应于在读取操作中从存储器单元读取的数据值。
177.在时间t11，控制信号iweb为逻辑低。在时间t11，控制信号dckb为逻辑高，从而使开关电路406导通，并且锁存器电路410是透明的。例如，在时间t11，响应于控制信号dckb为逻辑高，nmos晶体管mn5和mn6导通，从而将数据信号din和dinb耦合至对应的数据线dl和反相数据线dlb。
178.在时间t12和时间t15之间，对存储器单元执行写入操作。
179.在时间t12，时钟信号clk从逻辑低转变为逻辑高，从而引起存储器单元的写入操作。
180.在时间t13，控制信号dckb从逻辑高转变为逻辑低。响应于控制信号dckb从逻辑高转变为逻辑低，并且控制信号iweb为逻辑低，使得控制信号dck通过nor逻辑门nor1从逻辑低转变为逻辑高。
181.在时间t14，控制信号dckb为逻辑低，从而使pmos晶体管mp3导通，并且使开关电路406关断，并且控制信号dck为逻辑高，从而使nmos晶体管mn4导通，并且锁存器电路410被使能并且在图6和图9中被标记为“din latched”。例如，在时间t14，响应于控制信号dckb为逻辑低，nmos晶体管mn5和mn6截止，从而将数据信号din和dinb与对应的数据线dl和反相数据线dlb解耦合。然而，由于锁存器电路410被使能，即使数据线dl和反相数据线dlb与数据信号din和dinb的源断开，锁存器电路410仍锁存输入数据(例如，输入数据信号din和dinb)。
182.在时间t14，控制信号wclk为逻辑低，数据线dl或反相数据线dlb之一为逻辑低，从而使对应的nor逻辑门nor2或nor3输出对应的信号wc或wt作为逻辑高。响应于信号wc或wt为逻辑高，使得对应的nmos晶体管mn12或mn13导通，从而使对应的nmos晶体管mn12或mn13将对应的位线bl或反相位线blb放电至逻辑低(这是写入操作的dl或dlb的状态)。
183.在时间t15，时钟信号clk从逻辑高转变为逻辑低，从而结束存储器单元的写入操作。在时间t15，控制信号dckb从逻辑低转变为逻辑高，从而通过nor逻辑门nor1使控制信号dck从逻辑高转变为逻辑低。
184.在时间t16，控制信号dckb为逻辑高，控制信号dck为逻辑低。在时间t16，控制信号dck为逻辑低，从而使nmos晶体管mn4截止。在时间t16以及之后，类似于时间t0，因此省略类似的详细描述。
185.在一些实施例中，时序图600至少使存储器电路400或700实现本文所述的一个或多个益处，包括上面关于存储器电路100或200所讨论的细节。在一些实施例中，时序图600匹配nap设计。
186.在一些实施例中，虽然时序图600是关于存储器电路400描述的，时序图600也以类似的方式适用于存储器电路700，并且为了简洁不进行描述。
187.时序图600的其他配置在本公开的范围内。
188.存储器电路：
189.图7是根据一些实施例的存储器电路700的电路图。
190.存储器电路700是图4的存储器电路400的变型，因此省略类似的详细描述。例如，存储器电路700示出了非限制性示例，其中与图4的存储器电路400中对应的数据线dl和对应的反相数据线dlb相比，图7的数据线dl和反相数据线dlb翻转，因此省略类似的详细描述。
191.存储器电路700包括控制信号生成电路402、控制信号生成电路404、锁存器电路410、预充电和均衡电路420、输出电路430和锁存器电路740。
192.与图4的存储器电路400相比，图7的锁存器电路740代替锁存器电路440，因此省略类似的详细描述。与图4的锁存器电路440相比，图7的锁存器电路740不包括反相器i4，因此图7中的输出信号qb与图7的输出信号q相同，因此省略类似的详细描述。
193.在图7中，数据线dl、节点nl、pmos晶体管mpll的栅极、nmos晶体管mnll的栅极、pmos晶体管mp4的源极、pmos晶体管mp5的漏极、nmos的晶体管mn5的漏极、pmos晶体管mp1的漏极、nmos晶体管mn1的漏极、pmos晶体管mp2的栅极、nmos晶体管mn2的栅极以及nor逻辑门
nor3的第一输入端子分别耦合在一起。
194.在图7中，数据线dlb、节点n2、pmos晶体管mp7的栅极、nmos晶体管mn8的栅极、pmos晶体管mp4的漏极、pmos晶体管mp6的漏极、pmos晶体管mp6的漏极、nmos晶体管mn6的漏极、pmos晶体管mp2的漏极、nmos晶体管mn2的漏极、pmos晶体管mp1的栅极、nmos晶体管mn1的栅极以及nor逻辑门nor2的第二输入端子分别耦合在一起。
195.在一些实施例中，存储器电路700操作以实现本文所述的一个或多个益处，包括上文关于存储器电路100、200或400讨论的细节。
196.存储器电路700的其他配置在本公开的范围内。在一些实施例中，存储器电路700的操作与存储器电路400的操作相同，因此图6的时序图600同样适用于存储器电路700，为简洁起见不再赘述。
197.图8是根据一些实施例的存储器电路800的电路图。存储器电路800是图4的存储器电路400的变型，因此省略类似的详细描述。例如，存储器电路800示出了非限制性示例，其中nmos晶体管mn14代替了图4的存储器电路400中的nmos晶体管mn3和mn4，因此省略类似的详细描述。
198.存储器电路800包括控制信号生成电路802、锁存器电路810、预充电和均衡电路420、输出电路430和锁存器电路440。
199.与图4的存储器电路400相比，图8的锁存器电路810代替锁存器电路410，因此省略类似的详细描述。与图4的锁存器电路410相比，图8的锁存器电路810的nmos晶体管mn14代替图4中的锁存器电路410的nmos晶体管mn3和mn4，因此省略类似的详细描述。
200.nmos晶体管mn14的漏极、nmos晶体管mn1的源极和nmos晶体管mn2的源极分别在节点n4处耦合在一起。nmos晶体管mn14的源极被配置为具有参考电源电压vss的参考电源电压节点(未标示)。nmos晶体管mn14的栅极被配置为接收控制信号sae_dck。在一些实施例中，控制信号sae_dck是感测放大器使能信号sae和控制信号dckb的组合。nmos晶体管mn14的栅极耦合到控制信号生成电路802的nor逻辑门nor1的输出端子。在一些实施例中，nmos晶体管mn14被称为“脚部开关”。
201.与图4的存储器电路400相比，图8的控制信号生成电路802包括耦合在一起的图4的控制信号生成电路402和控制信号生成电路404，因此省略类似的详细描述。例如，通过将控制电路402和控制电路404耦合在一起，控制电路802生成控制信号sae_dck而不是控制信号dck，因此省略类似的详细描述。
202.控制信号生成电路802包括控制信号生成电路402、控制信号生成电路404和nor逻辑门nor4。
203.与图4的控制信号生成电路402相比，图8的控制信号生成电路402的反相器i1的输入端子还耦合至nor逻辑门nor4的第一输入端子，因此省略类似的详细描述。
204.nor逻辑门nor4的第一输入端子被配置为接收全局感测放大器使能信号glb_sae。nor逻辑门nor4的第二输入端子被配置为接收控制信号iwe。在一些实施例中，控制信号iwe是写入使能信号，其在耦合到存储器电路800的一个或多个存储器单元的读取操作期间被配置为逻辑0。在一些实施例中，控制信号iwe是写入使能信号，其在耦合到存储器电路800的一个或多个存储器单元的写入操作期间被配置为逻辑1。在一些实施例中，控制信号iwe由外部电路(未示出)生成。在一些实施例中，控制信号生成电路802耦合到图1中的gio电路
100bl，并被配置为从图1中的gio电路100bl接收全局感测放大器使能信号glb_sae。在一些实施例中，nor逻辑门nor4的第二输入端子直接耦合至控制信号iwe的源(未示出)。nor逻辑门nor4的输出端子被配置为输出控制信号saeb_iweb。nor逻辑门nor4被配置为基于全局感测放大器使能信号glb_sae和控制信号iwe生成控制信号saeb_iweb。nor逻辑门nor4的输出端子耦合至图8的控制信号生成电路404。
205.与图4的控制信号生成电路404相比，图8的控制信号生成电路404的nor逻辑门nor1的第二输入端子耦合到nor逻辑门nor4的输出端子，因此省略类似的详细描述。
206.图8的nor逻辑门nor1被配置为基于控制信号dckb和控制信号saeb_iweb生成控制信号sae_dck信号。图8的nor逻辑门nor1的输出端子被配置为输出控制信号sae_dck。图8的nor逻辑门nor1的输出端子耦合到锁存器电路810的nmos晶体管mn14的栅极。在一些实施例中，控制信号sae_dck是感测放大器使能信号sae和控制信号dckb的组合。
207.在一些实施例中，存储器电路800操作以实现本文所述的一个或多个益处，包括上文关于存储器电路100、200或400讨论的细节。在一些实施例中，存储器电路800的操作类似于存储器400的操作，并且为了简洁省略了相同的描述。例如，根据一些实施例，对于读取操作，用于存储器电路800的数据信号q与用于存储器电路400或700的数据信号q相同。例如，根据一些实施例，对于读取操作，用于存储器电路800的信号wc和wt与用于存储器电路400或700的对应信号wc和信号wt相同。在一些实施例中，存储器电路800的操作在图9(如下)中描述。
208.存储器电路800的其他配置在本公开的范围内。
209.波形图
210.图9是根据一些实施例的诸如图8中的存储电路800的存储器电路的波形的时序图900。在一些实施例中，根据一些实施例，图9是至少存储器电路100-200或存储器电路500的时序图900。
211.在一些实施例中，至少在图1的存储器电路100中的存储器组的一个或多个读取操作和写入操作被应用于存储器分区102a、102b、102c或102d中的至少一个，并且时序图900对应于存储器分区102a、102b、102c或102d中的至少一个的读取操作和写入操作期间的波形。
212.在一些实施例中，一个或多个读取操作和写入操作被应用于至少图2的存储器电路200中的存储器单元阵列202的列0中的至少一个存储器单元，并且时序图900对应于图2的至少存储器电路200中存储器单元阵列202的列0中的至少一个存储器单元的读取操作和写入操作期间的波形。
213.时序图900包括控制信号iwe、时钟信号clk、控制信号dckb、控制信号sae_dck、信号dleqb和感测放大器使能信号sae的波形。
214.在时间t0，控制信号iwe为逻辑高，时钟信号clk为逻辑低，控制信号dckb为逻辑高，控制信号dck为逻辑低，信号dleqb为逻辑高，感测放大器使能信号sae为逻辑低，控制信号saeb_iweb为逻辑低。
215.在时间t0，响应于控制信号dckb为逻辑高，开关电路406导通，并且锁存器电路810是透明的，并且被标记为“din transparent”。图9中的时间t0类似于图6中的时间t0，因此省略类似的详细描述。
216.在时间t1和时间t7之间，对存储器单元执行读取操作。在时间t1，时钟信号clk从逻辑低转变为逻辑高，从而引起存储器单元的读取操作。
217.在时间t1，控制信号iwe从逻辑高转变为逻辑低，从而使控制信号saeb_iweb从逻辑低转变为逻辑高。
218.在时间t2，控制信号dckb和信号dleqb从逻辑高转变为逻辑低。
219.在时间t2和t3之间，控制信号iwe转变为逻辑低，并且控制信号saeb_iweb转变为逻辑高。
220.在时间t3，控制信号dckb为逻辑低，从而使pmos晶体管mp3导通，并且使开关电路406关断，并且锁存器电路810被禁用并且在图6和图9中被标记为“din latch disabled”。
221.在时间t3，信号dleqb为逻辑低，从而使预充电和均衡电路420被使能。图9中的时间t3类似于图6中的时间t3，因此省略类似的详细描述。
222.在时间t4，信号dleqb从逻辑低转变为逻辑高。图9中的时间t4类似于图6中的时间t4，因此省略类似的详细描述。
223.在时间t5，信号dleqb为逻辑高，从而使预充电和均衡电路420被禁用。图9中的时间t5类似于图6中的时间t5，因此省略类似的详细描述。
224.在时间t6，感测放大器使能信号sae从逻辑低转变为逻辑高，从而通过nor逻辑门nor4使控制信号saeb_iweb从逻辑高转变为逻辑低，从而通过nor逻辑门nor1使控制信号sae_dck从逻辑低转变为逻辑高。
225.在时间t7，控制信号sae_dck为逻辑高，从而使锁存器电路810被使能。例如，在时间t7，响应于控制信号sae_dck为逻辑高，nmos晶体管mn14导通，从而将数据线dl上的数据线信号(例如，节点n2)或反相数据线dlb上的反相数据线信号(例如，节点n1)拉向参考电源电压vss。在一些实施例中，被拉为逻辑低的节点n1或节点n2的节点是具有较低电压电平的节点。
226.在时间t7，感测放大器使能信号sae为逻辑高，从而使锁存器电路440内的锁存器(例如，反相器i5、pmos晶体管mp9-mp10和nmos晶体管mn9-mn10)被禁用，并且将数据线信号从数据线dl传送到输出节点no，类似于图6的时间t7，因此省略类似的详细描述。
227.在时间t7，时钟信号clk从逻辑高转变为逻辑低。响应于转变为逻辑低的时钟信号clk导致存储器单元的读取操作结束。
228.在时间t7，控制信号saeb_iweb为逻辑低。
229.在时间t8，感测放大器使能信号sae从逻辑高转变为逻辑低，从而通过nor逻辑门nor4使控制信号saeb_iweb从逻辑低转变为逻辑高，从而通过nor逻辑门nor1使控制信号sae_dck从逻辑高转变为逻辑低。
230.在时间t8，感测放大器使能信号sae从逻辑高转变为逻辑低，类似于图6中的时间t，因此省略类似的详细描述。
231.在时间t9，控制信号sae_dck为逻辑低，从而使锁存器电路810被禁用。例如，在时间t9，响应于控制信号sae_dck为逻辑低，nmos晶体管mn14截止，并且节点n4与参考电压源vss断开连接。
232.在时间t9，感测放大器使能信号sae为逻辑低，从而使锁存器电路440内的锁存器(例如，反相器i5、pmos晶体管mp9-mp10和nmos晶体管mn9-mn10)被使能，并且数据线信号不
再从数据线dl传输到输出节点no，与图6中的时间t10相似，因此省略类似的详细描述。
233.在时间t9，控制信号sae_dck为逻辑低，控制信号saeb_iweb为逻辑高。
234.在时间t9，控制信号dckb从逻辑低转变为逻辑高。
235.在时间t10a，控制信号dckb为逻辑高，从而使开关电路406导通，锁存器电路810透明，与图6中的时间t11相似，因此省略类似的详细描述。
236.在时间t10b，控制信号iwe从逻辑低转变为逻辑高，从而使控制信号saeb_iweb从逻辑高转变为逻辑低。
237.在时间t10c，控制信号iwe为逻辑高，控制信号saeb_iweb为逻辑低。
238.在时间t11和时间t14之间，对存储器单元执行写入操作。在时间t11，时钟信号clk从逻辑低转变为逻辑高，从而引起存储器单元的写入操作。
239.在时间t12，控制信号dckb从逻辑高转变为逻辑低。响应于控制信号dckb从逻辑高到逻辑低的转变，并且控制信号iwe为逻辑低，使得控制信号sae_dck通过nor逻辑门nor1从逻辑低转变为逻辑高，从而使锁存器电路810使能。
240.在时间t13，控制信号sae_dck为逻辑高，从而使锁存器电路810被使能。例如，在时间t12，响应于控制信号sae_dck为逻辑高，nmos晶体管mn14导通，从而将数据线dl上的数据线信号(例如，节点n2)或反相数据线dlb上的反相数据线信号(例如，节点n1)拉向参考电源电压vss。
241.在时间t13，控制信号dckb为逻辑低，从而使pmos晶体管mp3导通，并使开关电路406截止，锁存器电路810被使能，与图6中的时间t14类似，因此省略类似的详细描述。
242.在时间t13，控制信号wclk为逻辑低，并且类似于图6中的时间t14，因此省略类似的详细描述。
243.在时间t14，控制信号dckb从逻辑低转变为逻辑高。响应于控制信号dckb从逻辑低到逻辑高的转变，并且控制信号iwe为逻辑高，使得控制信号sae_dck通过nor逻辑门nor1从逻辑高转变为逻辑低。
244.在时间t14，时钟信号clk从逻辑高转变为逻辑低，从而结束存储器单元的写入操作。
245.在时间t15，控制信号dckb为逻辑高，控制信号sae_dck为逻辑低。
246.在时间t15，控制信号sae_dck为逻辑低，从而使nmos晶体管mn14截止。在时间t15以及之后，类似于时间t0，因此省略类似的详细描述。
247.在一些实施例中，时序图900至少使存储器电路500或800实现本文所述的一个或多个益处，包括上面关于存储器电路100或200所讨论的细节。
248.时序图900的其他配置在本公开的范围内。
249.方法：
250.图10a-图10b是根据一些实施例的操作电路的方法1000的流程图。
251.在一些实施例中，图10a-图10b是操作图1的存储器电路100、图2的存储器电路200、图4的存储器电路400、图5的存储器电路500、图7的存储器电路700或图8的存储器电路800或图3的存储器单元300中的至少一个的方法1000的流程图。
252.在一些实施例中，图10a-图10b是操作存储器电路的方法1000的流程图，并且方法1000包括图6的时序图600和图9的时序图900的特征，并且为了简洁起见省略了类似的详细
描述。
253.应该理解，可以在图10a-图10b中示出的方法1000之前、期间和/或之后执行附加的操作，因此本文仅简要描述一些其他操作。应当理解，方法1000利用图1的存储器电路100、图2的存储器电路200、图4的存储器电路400、图5的存储器电路500、图7的存储器电路700或图8的存储器电路800或图3的存储器单元300中的至少一个的一个或多个特征，为简洁起见，省略了类似的详细描述。
254.在一些实施例中，方法1000的其他操作顺序在本公开的范围内。方法1000包括示例性操作，但操作不一定按所示顺序执行。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或删除操作。在一些实施例中，不执行方法1000的一个或多个操作。
255.在方法1000的操作1002中，生成反相感测放大器信号saeb和感测放大器信号sae。
256.在一些实施例中，操作1002由第一控制电路执行。在一些实施例中，第一控制电路包括控制信号生成电路402。
257.在方法1000的操作1004中，至少生成第一控制信号。在一些实施例中，响应于至少第二控制信号或第三控制信号而生成第一控制信号。
258.在一些实施例中，第一控制信号包括控制信号dck或控制信号sae_dck中的至少一个。在一些实施例中，第二控制信号包括控制信号iweb、控制信号iwe或控制信号saeb_iweb中的至少一者。在一些实施例中，第三控制信号包括控制信号dckb。
259.在一些实施例中，操作1004由第二控制电路执行。在一些实施例中，第二控制电路包括控制信号生成电路404或nor逻辑门nor4中的至少一个。在一些实施例中，第二控制电路包括控制信号生成电路802。
260.在方法1000的操作1006中，至少响应于感测放大器信号、第二控制信号或第一时钟信号来读取第一存储器单元。在一些实施例中，第一存储器单元由lio电路读取。在一些实施例中，lio电路包括存储器电路200、存储器电路400、存储器电路500、存储器电路或存储器电路800。在一些实施例中，lio电路包括lio电路lio电路110bs。在一些实施例中，第一存储器单元耦合到lio电路。
261.在一些实施例中，第一存储器单元包括存储器单元112中的至少一个，或者至少存储器单元阵列202或存储器单元300中的一个或多个存储器单元。在一些实施例中，第一时钟信号包括时钟信号clk。
262.在一些实施例中，操作1006包括操作1008、1010、1012、1014、1016、1018或1020中的至少一个。
263.在方法1000的操作1008中，开关电路406响应于第三控制信号被禁用。
264.在方法1000的操作1010中，响应于预充电控制信号(例如，信号dleqb)，第一数据线和第二数据线被预充电到预充电电压(例如，电压vdl)，并且第一数据线和第二数据线的电压被均衡。在一些实施例中，开关电路耦合至第一数据线与第二数据线。
265.在一些实施例中，操作1010由预充电/均衡电路执行。在一些实施例中，预充电/均衡电路包括预充电和均衡电路420。在一些实施例中，第一数据线包括数据线dl或反相数据线dlb中的一个，第二数据线包括数据线dl或反相数据线dlb中的另一个。在一些实施例中，预充电/均衡电路包括预充电和均衡电路420。
266.在方法1000的操作1012中，响应于至少第三控制信号和感测放大器信号，使能第一锁存器电路并将其配置为感测放大器。在一些实施例中，第一锁存器电路耦合到第一数据线和第二数据线。
267.在一些实施例中，第一锁存器电路包括锁存器电路410或锁存器电路810中的至少一个。
268.在方法1000的操作1014中，第一锁存器电路至少响应于第三控制信号和感测放大器信号来感测第一数据线信号和第二数据线信号。
269.在一些实施例中，第一数据线信号是第一数据线的信号。在一些实施例中，第二数据线信号是第二数据线的信号。
270.在方法1000的操作1016中，响应于感测放大器信号和反相感测放大器信号而将第一数据线信号传送至第二电路的输出节点(例如，节点no)。在一些实施例中，第一数据线信号由第二锁存器电路传送到第二电路的输出节点。
271.在一些实施例中，第二锁存器电路耦合到第一数据线和第一锁存器。在一些实施例中，第二锁存器电路包括锁存器电路440或锁存器电路740中的至少一个。
272.在方法1000的操作1018中，响应于感测放大器信号和反相感测放大器信号而锁存第一数据线信号。在一些实施例中，第一数据线信号由第二锁存器电路锁存。
273.在方法1000的操作1020中，存储在第一存储器单元中的数据的第一值由lio电路输出。在一些实施例中，第一数据线信号对应于存储在第一存储器单元中的数据的第一值。在一些实施例中，数据的第一值包括逻辑0或逻辑1。
274.在方法1000的操作1022中，响应于至少第三控制信号、第一控制信号或第一时钟信号，将数据的第二值写入第一存储器单元。在一些实施例中，数据的第二值包括逻辑0或逻辑1。
275.在一些实施例中，数据的第二值等于数据的第一值。在一些实施例中，数据的第二值不同于数据的第一值。
276.在一些实施例中，操作1022由lio电路执行。在一些实施例中，操作1022在与操作1006相同的存储器单元上执行。在一些实施例中，操作1022在与操作1006不同的存储器单元上执行。
277.在一些实施例中，操作1022包括操作1024、1026、1028、1030、1032或1034中的至少一个。
278.在方法1000的操作1024中，开关电路406响应于第三控制信号而被使能或导通，并且第一输入信号(例如，数据信号din)和第二输入信号(例如，数据信号dinb)被传送到对应的第一数据线和第二数据线。
279.在方法1000的操作1026中，第一锁存器电路被设置以配置为响应于至少第三控制信号而被设置为透明状态的写入锁存器电路。
280.在方法1000的操作1028中，开关电路406响应于第三控制信号被禁用或截止。
281.在方法1000的操作1030中，响应于至少第三控制信号和第一控制信号，被配置为写入锁存器(406)的第一锁存器电路被设置为处于锁存状态。
282.在方法1000的操作1032中，响应于第二时钟信号(例如，时钟信号wclk)和至少第一数据线信号或第二数据线信号，设置第一信号(例如，信号wc或信号wt)。
283.在一些实施例中，第一信号(例如，wc/wt)由第一nor逻辑门设置。在一些实施例中，第一nor逻辑门包括nor逻辑门nor2或nor逻辑门nor3中的至少一个。在一些实施例中，第一信号(例如，wc/wt)由输出电路430设置。
284.在方法1000的操作1034中，第一晶体管响应于第一信号而导通，从而设置第一位线或第二位线的电压。在一些实施例中，第一位线或第二位线的电压对应于存储在第一存储器单元中的数据的第二值。
285.在一些实施例中，第一晶体管包括nmos晶体管mn12或nmos晶体管mn13中的至少一个。在一些实施例中，第一位线包括位线bl或反相位线blb中的一个，而第二位线包括位线bl或反相位线blb中的另一个。
286.通过操作方法1000，电路操作以实现以上关于图1的存储器电路100、图2的存储器电路200、图4的存储器电路400、图5的存储器电路500、图7的存储器电路700或图8的存储器电路800或图3的存储器单元300或图6的时序图600和图9的时序图900中的至少一个所讨论的益处。
287.在一些实施例中，不执行方法1000的一个或多个操作。此外，图3-图4和图6-图8中所示的各种pmos或nmos晶体管具有特定掺杂剂类型(例如，n型或p型)以用于说明目的。本公开的实施例不限于特定的晶体管类型，并且图3-图5和图7-图8中所示的pmos或nmos晶体管中的一个或多个可以被不同晶体管/掺杂剂类型的对应晶体管代替。类似地，以上描述中使用的各种信号的低或高逻辑值也用于说明。本公开的实施例不限于信号被激活和/或未被激活时的特定的逻辑值。选择不同的逻辑值在各个实施例的范围内。在图3-图5和图7-图8中选择不同数量的反相器在各种实施例的范围内。在图3-图5和图7-图8中选择不同数量的晶体管在各种实施例的范围内。在图4和图7-图8中选择不同数量的nor逻辑门在各种实施例的范围内。
288.可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读前述说明书之后，本领域的普通技术人员将能够想到多种变化、等效替换和如本文所广泛地披露的多个其他的实施例。因此，意欲仅通过所附权利要求及其等同物中所包含的限定来限制本文要求授予的保护内容。
289.本发明的一个方面涉及一种存储器电路。存储器电路包括一组存储器单元、耦合到该组存储器单元的第一位线和第二位线、以及通过第一位线和第二位线耦合至该组存储器单元的局部输入输出(lio)电路。在一些实施例中，lio电路包括第一数据线和第二数据线、被配置为生成第一感测放大器信号和与第一感测放大器信号反相的第二感测放大器信号的第一控制电路、以及被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号的第二控制电路。在一些实施例中，lio电路还包括开关电路，其耦合至第一数据线、第二数据线和第二控制电路，并被配置为接收第三控制信号，被配置为在该组存储器单元的写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线，并且在该组存储器单元的读取操作期间将第一数据线和第二数据线与第一输入信号和第二输入信号电隔离。在一些实施例中，lio电路还包括第一锁存器电路，其耦合至第一数据线、第二数据线、第一控制电路和第二控制电路，在读取操作期间，响应于第三控制信号和第二感测放大器信号，第一锁存器电路被配置为感测放大器，并且在写入操作期间，响应于第三控制信号和第一控制信号，第一锁存器电路被配置为写入锁存器。
290.在一些实施例中，所述lio电路还包括：第二锁存器电路，耦合至所述第一数据线和所述第一锁存器电路，并且被配置为在所述读取操作期间，响应于所述第二感测放大器信号和所述第一感测放大器信号，将第一数据线信号传送至所述第二锁存器电路的输出节点。
291.在一些实施例中，所述lio电路还包括：预充电/均衡电路，被配置为响应于预充电控制信号而将所述第一数据线和所述第二数据线预充电至预充电电压，并且均衡所述第一数据线和所述第二数据线的电压，所述预充电/均衡电路耦合至所述第一数据线和所述第二数据线。
292.在一些实施例中，所述lio电路还包括：第一n型晶体管，具有被配置为接收所述第三控制信号的第一栅极、被配置为接收所述第一输入信号的第一源极以及与所述第一数据线耦合并通过第一节点耦合至所述第一锁存器电路的第一漏极；以及第二n型晶体管，具有被配置为接收所述第三控制信号的第二栅极、被配置为接收所述第二输入信号的第二源极以及与所述第二数据线耦合并通过第二节点耦合至所述第一锁存器电路的第二漏极。
293.在一些实施例中，所述第一锁存器电路包括：第一反相器，耦合至所述第一数据线和第一节点；第二反相器，耦合至所述第二数据线和所述第一节点，所述第一反相器和所述第二反相器彼此交叉耦合；头部开关，被配置为接收所述第三控制信号，并且通过第一节点耦合至第一电压源以及所述第一反相器和所述第二反相器；第一脚部开关，被配置为接收所述第二感测放大器信号，并且耦合在第二节点与不同于所述第一电压源的第二电压源之间；以及第二脚部开关，被配置为接收所述第一控制信号，并且耦合在第二节点与所述第二电压源之间。本发明的另一方面涉及一种存储器电路。存储器电路包括一组存储器单元、耦合到该组存储器单元的第一位线和第二位线、第一数据线和第二数据线、以及被配置为接收全局感测放大器信号并生成第一感测放大器信号和与第一感测放大器信号反相的第二感测放大器信号的第一控制电路。在一些实施例中，存储器电路还包括第二控制电路，其被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号。存储器电路还包括第三控制电路，其耦合在第一控制电路和第二控制电路之间，并且被配置为响应于全局感测放大器信号和第四控制信号而生成第二控制信号。存储器电路还包括开关电路，其耦合至第一数据线、第二数据线和第二控制电路，并被配置为接收第三控制信号，被配置为在该组存储器单元的写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线，并且在该组存储器单元的读取操作期间将第一数据线和第二数据线与第一输入信号和第二输入信号电隔离。存储器电路还包括第一锁存器电路，其耦合至第一数据线、第二数据线、第一控制电路和第二控制电路，在读取操作期间，响应于第三控制信号和第二感测放大器信号，第一锁存器电路被配置为感测放大器，并且在写入操作期间，响应于第三控制信号和第一控制信号，第一锁存器电路被配置为写入锁存器。在一些实施例中，所述第一控制电路包括：第一反相器，被配置为响应于所述全局感测放大器信号而生成所述第一感测放大器信号，所述第一反相器包括耦合至全局输入输出(gio)电路的第一输入端子、以及第一输出端子；以及第二反相器，被配置为响应于所述第一感测放大器信号而生成所述第二感测放大器信号，所述第二反相器包括耦合至所述第一输出端子的第二输入端子和耦合至所述第一锁存器电路的第一输出端子。
294.在一些实施例中，所述第二控制电路包括：第三反相器，被配置为响应于第五控制
信号而生成所述第三控制信号，所述第三反相器包括耦合至所述gio电路的第三输入端子、以及第三输出端子；以及第一nor逻辑门，具有耦合至所述第三输出端子并被配置为接收所述第三控制信号的第一nor输入端子、被配置为接收所述第二控制信号的第二nor输入端子、以及被配置为输出所述第一控制信号的第一nor输出端子。
295.在一些实施例中，所述第三控制电路包括：第二nor逻辑门，具有耦合至所述第一输入端子并被配置为接收所述全局感测放大器信号的第三nor输入端子、被配置为接收所述第四控制信号的第四nor输入端子、以及耦合至所述第二nor输入端子并被配置为输出所述第二控制信号的第二nor输出端子。
296.在一些实施例中，所述第一锁存器电路包括：第一反相器，耦合至所述第一数据线和第一节点；第二反相器，耦合至所述第二数据线和所述第一节点，所述第一反相器和所述第二反相器彼此交叉耦合；头部开关，被配置为接收所述第三控制信号，并且通过第一节点耦合至第一电压源以及所述第一反相器和所述第二反相器；以及脚部开关，被配置为接收所述第一控制信号，并且耦合至所述第二控制电路、第二节点、以及不同于所述第一电压源的第二电压源。
297.在一些实施例中，存储器电路还包括：输出电路，耦合在所述第一数据线和所述第二数据线与所述第一位线和所述第二数据线之间，所述输出电路被配置为在所述写入操作期间将数据写入该组存储器单元。
298.在一些实施例中，存储器电路还包括：第二锁存器电路，耦合至所述第一数据线和所述第一锁存器电路，并且被配置为在所述读取操作期间，响应于所述第二感测放大器信号和所述第一感测放大器信号，将第一数据线信号传送至所述第二锁存器电路的输出节点。
299.在一些实施例中，存储器电路还包括：预充电/均衡电路，被配置为响应于预充电控制信号而将所述第一数据线和所述第二数据线预充电至预充电电压，并且均衡所述第一数据线和所述第二数据线的电压，所述预充电/均衡电路耦合至所述第一数据线和所述第二数据线。
300.在一些实施例中，所述预充电/均衡电路包括：第一p型晶体管，包括：所述第一p型晶体管的第一端子，被配置为接收所述预充电控制信号；所述第一p型晶体管的第二端子，耦合至所述第一数据线；和所述第一p型晶体管的第三端子，耦合至至少第一电压源；第二p型晶体管，包括：所述第二p型晶体管的第一端子，被配置为接收所述预充电控制信号；所述第二p型晶体管的第二端子，耦合至所述第二数据线；和所述第二p型晶体管的第三端子，耦合至所述第一电压源和所述第一p型晶体管的第三端子；以及第三p型晶体管，包括：所述第三p型晶体管的第一端子，被配置为接收所述预充电控制信号；所述第三p型晶体管的第二端子，耦合至所述第一数据线；和所述第三p型晶体管的第三端子，耦合至所述第二数据线。
301.本发明的又一方面涉及一种操作存储器电路的方法。该方法包括通过第一控制电路生成反相感测放大器信号和与反相感测放大器信号反相的感测放大器信号。在一些实施例中，该方法还包括响应于至少第二控制信号或第三控制信号，通过第二控制电路生成第一控制信号。在一些实施例中，该方法还包括响应于至少感测放大器信号、第二控制信号或第一时钟信号，通过局部输入输出(lio)电路读取第一存储器单元，该第一存储器单元耦合至lio电路。在一些实施例中，读取第一存储器单元包括响应于第三控制信号而禁用开关电
路，并且响应于预充电控制信号，通过预充电/均衡电路将第一数据线和第二数据线预充电至预充电电压，并均衡第一数据线和第二数据线的电压，该开关电路耦合至第一数据线和第二数据线。在一些实施例中，读取第一存储器单元还包括响应于至少第三控制信号和感测放大器信号而使能被配置为感测放大器的第一锁存器电路，该第一锁存器电路耦合至第一数据线和第二数据线。在一些实施例中，读取第一存储器单元还包括响应于至少第三控制信号和感测放大器信号，通过第一锁存器电路感测第一数据线信号和第二数据线信号。在一些实施例中，读取第一存储器单元还包括响应于感测放大器信号和反相感测放大器信号，通过第二锁存器电路将第一数据线信号传送至第二锁存器电路的输出节点，该第二锁存器电路耦合至第一数据线和第一锁存器电路。在一些实施例中，读取第一存储器单元还包括响应于感测放大器信号和反相感测放大器信号，通过第二锁存器电路锁存第一数据线信号。在一些实施例中，读取第一存储器单元还包括通过lio电路输出存储在第一存储器单元中的数据的第一值，其中第一数据线信号对应于存储在第一存储器单元中的数据的第一值。
302.在一些实施例中，该方法还包括：响应于至少所述第三控制信号、所述第一控制信号或所述第一时钟信号，通过所述lio电路将数据的第二值写入所述第一存储器单元，其中，将所述数据的第二值写入所述第一存储器单元包括：响应于所述第三控制信号而使能所述开关电路，并且将第一输入信号与第二输入信号传送至对应的第一数据线和第二数据线；响应于至少所述第三控制信号，设置/使能所述第一锁存器电路以配置为写入锁存器，并处于透明状态；响应于所述第三控制信号而禁用所述开关电路；响应于至少所述第三控制信号和所述第一控制信号，设置/使能配置为所述写入锁存器的第一锁存器电路以处于锁存状态；响应于第二时钟信号和至少所述第一数据线信号或所述第二数据线信号，通过第一nor逻辑门设置第一信号；以及响应于所述第一信号而使第一晶体管导通，从而设置第一位线或第二位线的电压，其中，所述第一位线或所述第二位线的电压对应于存储在所述第一存储器单元中的数据的第二值。
303.以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。