1.本发明涉及一种半导体集成电路，特别是涉及一种读控制电路。
背景技术：
2.如图1所示，是现有读控制电路的结构图；现有读控制电路包括：灵敏放大器(sa)101和锁存器(latch)102。图1中，所述灵敏放大器101也采用sa表示，所述锁存器102也采用latch表示。
3.所述灵敏放大器101的电源端连接电源电压vcc。所述灵敏放大器101的使能端连接使能信号sen，预充电端连接预充电信号pre。
4.所述灵敏放大器101的输出端连接到所述锁存器102的输入端。
5.所述锁存器102的控制端连接全局时钟信号gck。
6.如图2所示，是现有读控制电路的各信号的时序波形图；所述使能信号sen有效时所述灵敏放大器101工作并进入所述读取阶段。图2中，所述使能信号sen为高电平有效。
7.在所述读取阶段中，所述灵敏放大器101分成预充电阶段和放大阶段。
8.在所述预充电信号pre有效时，所述灵敏放大器101进入所述预充电阶段；所述预充电阶段结束后进入所述放大阶段。图2中，所述预充电信号pre为高电平有效，所述灵敏放大器101的输出端输出读取放大电压。
9.全局时钟信号gck有效时，所述锁存器102位于取样(sample)输出阶段且取样输出阶段位于所述放大阶段中，取样输出阶段中，所述锁存器102所存储的信号能输出(transparent)。图2中，全局时钟信号gck为低电平时有效。取样输出阶段中，所述锁存器102会根据所述灵敏放大器101输出的读取放大电压形成一位读取数字信号dout并输出。
10.但是，现有读控制电路对噪声比较敏感，在所述锁存器102关断的附近如果电源噪声导致读取数字信号dout错误，后面整个读都会错误。如图2中，在虚线圈103和104处存在电源噪声且这些电源噪声都位于所述全局时钟信号gck为低电平的区域段即所述取样输出阶段中，这时的电源噪声有可能使所述灵敏放大器101的输出无效，并从而导致所述读取数字信号dout无效，如虚线圈105所示。
技术实现要素：
11.本发明是提供一种读控制电路，能防止出现读错误，提高读数据的稳定性。
12.本发明提供的读控制电路包括：灵敏放大器，多个锁存器，数据判断器。
13.所述灵敏放大器的电源端连接电源电压。
14.所述灵敏放大器的输出端同时连接到各所述锁存器的输入端。
15.各所述锁存器的控制端分别连接一个全局时钟信号。
16.所述数据判断器包括多个输入端，各所述锁存器的输出端分别连接到所述数据判断器的一个输入端。
17.在读取阶段中：
18.所述灵敏放大器的输出端输出读取放大电压。
19.各所述锁存器在所连接的所述全局时钟信号有效时进入取样输出阶段且在所述取样输出阶段形成一位第一读取数字信号并输出所述第一读取数字信号，所述第一读取数字信号由所述读取放大电压确定。
20.各所述锁存器的取样输出阶段依次错开。
21.所述数据判断器接收各所述第一读取数字信号并对各所述第一读取数字信号进行逻辑运算得到第二读取数字信号，所述逻辑运算实现所述第二读取数字信号取各所述第一读取数字信号中出现次数多的值，在所述数字判断器的输出端输出所述第二读取数字信号。
22.进一步的改进是，所述锁存器的数量为奇数。
23.进一步的改进是，所述锁存器的数量为3个。
24.进一步的改进是，所述逻辑运算的公式为：
[0025][0026]
dout表示所述第二读取数字信号；
[0027]
or()表示逻辑或运算；
[0028]
and()表示逻辑与运算；
[0029]
d1表示第一个所述锁存器输出的所述第一读取数字信号，d2表示第二个所述锁存器输出的所述第一读取数字信号；d3表示第三个所述锁存器输出的所述第一读取数字信号。
[0030]
进一步的改进是，所述灵敏放大器的使能端连接使能信号，预充电端连接预充电信号。
[0031]
所述使能信号有效时所述灵敏放大器工作并进入所述读取阶段。
[0032]
在所述读取阶段中，所述灵敏放大器分成预充电阶段和放大阶段。
[0033]
在所述预充电信号有效时，所述灵敏放大器进入所述预充电阶段；所述预充电阶段结束后进入所述放大阶段。
[0034]
在所述放大阶段中，所述灵敏放大器的输出端输出所述读取放大电压。
[0035]
进一步的改进是，各所述锁存器的取样输出阶段位于所述放大阶段中。
[0036]
进一步的改进是，所述使能信号为高电平有效，所述预充电信号为高电平有效。
[0037]
进一步的改进是，各所述全局时钟信号为低电平有效。
[0038]
进一步的改进是，所述电源电压具有电源噪声波纹，所述电源噪声波纹会影响所述读取放大电压；
[0039]
当所述锁存器的取样输出阶段中出现所述电源噪声波纹时，所述电源噪声波纹还同时影响对应的所述锁存器的所述第一读取数字信号。
[0040]
进一步的改进是，所述数据判断器通过硬件模块实现或者通过软件模块实现。
[0041]
进一步的改进是，所述灵敏放大器的输入端连接存储器的存储单元。
[0042]
进一步的改进是，所述存储器包括闪存。
[0043]
进一步的改进是，各所述锁存器的结构相同。
[0044]
进一步的改进是，各所述锁存器都包括首尾连接的反相器。
[0045]
进一步的改进是，所述反相器包括cmos反相器。
[0046]
和现有技术仅通过一个锁存器实现读取数字信号输出不同，本发明采用多个锁存器加数据判断器来实现读取数字信号的输出，且通过将取样输出阶段依次错开使多个锁存器能在不同的时刻读取灵敏放大器输出的读取放大电压信号并转换为第一读取数字信号，之后再通过数据判断器来对各第一读取数字信号进行比较并取出现次数最多的第一读取数字信号的值作为最终输出的第二读取数字信号，这样，即使在整个读取阶段中，在某些时刻中灵敏放大器输出的读取放大电压会受到噪声如电源噪声的不利影响如会使第一读取信号产生翻转的不利影响，但是其他时刻中灵敏放大器输出的读取放大电压不会受到噪声如电源噪声的不利影响，噪声产生的不利影响仅会影响少数的锁存器的第一读取信号，多少锁存器的第一读取信号依然保持正确，利用第一读取信号正确的数量大于错误的数量，通过数据判断器的比较和选择就能将受到噪声影响的错误数据排除，从而使得输出结果即第二读取信号是正确的，故本发明能防止出现读错误，提高读数据的稳定性。
附图说明
[0047]
下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0048]
图1是现有读控制电路的结构图；
[0049]
图2是现有读控制电路的各信号的时序波形图；
[0050]
图3是本发明实施例读控制电路的结构图；
[0051]
图4是本发明实施例读控制电路的各信号的时序波形图。
具体实施方式
[0052]
如图3所示，是本发明实施例读控制电路的结构图；如图4所示，是本发明实施例读控制电路的各信号的时序波形图；本发明实施例读控制电路包括：灵敏放大器201，多个锁存器，数据判断器203。
[0053]
所述灵敏放大器201的电源端连接电源电压vcc。
[0054]
所述灵敏放大器201的输出端同时连接到各所述锁存器的输入端。
[0055]
各所述锁存器的控制端分别连接一个全局时钟信号。
[0056]
所述数据判断器203包括多个输入端，各所述锁存器的输出端分别连接到所述数据判断器203的一个输入端。
[0057]
在读取阶段中：
[0058]
所述灵敏放大器201的输出端输出读取放大电压。
[0059]
各所述锁存器在所连接的所述全局时钟信号有效时进入取样输出阶段且在所述取样输出阶段形成一位第一读取数字信号并输出所述第一读取数字信号，所述第一读取数字信号由所述读取放大电压确定。
[0060]
各所述锁存器的取样输出阶段依次错开。
[0061]
所述数据判断器203接收各所述第一读取数字信号并对各所述第一读取数字信号进行逻辑运算得到第二读取数字信号dout，所述逻辑运算实现所述第二读取数字信号dout取各所述第一读取数字信号中出现次数多的值，在所述数字判断器的输出端输出所述第二读取数字信号dout。
[0062]
本发明实施例中，所述锁存器的数量为奇数。在一些较佳实施例中，所述锁存器的
数量为3个。图3中，3个所述锁存器分别用标记2021、2022和2023表示。所述灵敏放大器201也采用sa表示，第一个所述锁存器2021还采用latch1表示，第二个所述锁存器2022还采用latch2表示，第三个所述锁存器2023还采用latch3表示。所述数据判断器203还采用data judger表示。
[0063]
图3中，所述锁存器2021、2022和2023对应的所述全局时钟信号分别用gck1、gck2和gck3表示。
[0064]
图3中，所述锁存器2021、2022和2023对应的所述第一读取数字信号分别用dout1、dout2和dout3表示。
[0065]
所述逻辑运算的公式为：
[0066][0067]
dout表示所述第二读取数字信号dout；
[0068]
or()表示逻辑或运算；
[0069]
and()表示逻辑与运算；
[0070]
d1表示第一个所述锁存器输出的所述第一读取数字信号，d2表示第二个所述锁存器输出的所述第一读取数字信号；d3表示第三个所述锁存器输出的所述第一读取数字信号。则表示d3的反值，同样，则表示d2的反值。
[0071]
上述公式(1)能通过真值表得到，对应的真值表如下面表一所示为：
[0072]
表一
[0073]
dout《3:1》dout00000010010001111000101111011111
[0074]
表一中，dout《3:1》表示图3中的dout3、dout2和dout13这三位数据，dout表示所述第二读取数字信号。
[0075]
在其他实施例中，也能根据需要选择个数大于3的奇数个所述锁存器，此时所述逻辑运算公式做相应的改进即可。在另一些实施例中，所述锁存器的数量也能采用偶数如大于等于4的偶数，由于电源噪声仅会对少数的所述第一读取数字信号产生翻转，故依然能取数量较多的所述第一读取数字信号作为所述第二读取数字信号dout。而如果，所述锁存器的数量为2个，则2个所述第一读取数字信号相同时，能判断两个所述第一读取数字信号是正确的，故能作为所述第二读取数字信号dout；而如果2个所述第一读取数字信号不同时，则能判断出现的电源噪声，这时需要重新读取，这样也同样能对读取错误进行判断并克服读取错误。但是，本发明实施例中，所述锁存器的数量的较佳值取为3个，这样能不仅能实现克服电源噪声引起的读错误，而且读取速度快以及所述锁存器的数量少，故成本也较低。所
以，本发明实施例读控制电路，通过三次sample，并通过判断电路，取出现两次的数据，能极大地提高数据的稳定性。
[0076]
本发明实施例中，所述灵敏放大器201的使能端连接使能信号sen，预充电端连接预充电信号pre。
[0077]
所述使能信号sen有效时所述灵敏放大器201工作并进入所述读取阶段。
[0078]
在所述读取阶段中，所述灵敏放大器201分成预充电阶段和放大阶段。
[0079]
在所述预充电信号pre有效时，所述灵敏放大器201进入所述预充电阶段；所述预充电阶段结束后进入所述放大阶段。
[0080]
在所述放大阶段中，所述灵敏放大器201的输出端输出所述读取放大电压。
[0081]
各所述锁存器的取样输出阶段位于所述放大阶段中。
[0082]
如图4所示，所述使能信号sen为高电平有效，所述预充电信号pre为高电平有效。
[0083]
各所述全局时钟信号为低电平有效。各所述全局时钟信号有效时间段即各所述取样输出阶段分别用虚线圈301、302和303标出，所述第一读取数字信号dout1在虚线圈301所示的所述取样输出阶段得到，所述第二读取数字信号dout2在虚线圈302所示的所述取样输出阶段得到，所述第三读取数字信号dout3在虚线圈303所示的所述取样输出阶段得到。
[0084]
所述电源电压vcc具有电源噪声波纹，所述电源噪声波纹会影响所述读取放大电压。当所述锁存器的取样输出阶段中出现所述电源噪声波纹时，所述电源噪声波纹还同时影响对应的所述锁存器的所述第一读取数字信号，这种影响严重时表现为对应的所述第一读取数字信号会产生翻转，例如，“1”或翻转为“0”，或者“0”翻转为“1”。
[0085]
所述数据判断器203通过硬件模块实现，这样会具有较快的读取速度。在另一些实施例中，也能为：所述数据判断器203通过软件模块实现。
[0086]
所述灵敏放大器201的输入端连接存储器的存储单元。
[0087]
所述存储器包括闪存。
[0088]
在读取时，所述灵敏放大器201的输入端会和选择的所述存储单元导通，流过所述存储单元的电流和所述存储单元所存储的信息相关，所述灵敏放大器201通过比较参考电流和所述存储单元的电流大小来得到所述读取放大电压。
[0089]
在一些实施例中，各所述锁存器通常采用首尾连接的反相器组成；各所述反相器包括cmos反相器。各所述cmos反相器的电源端能通过一个栅极连接所述全局时钟信号的pmos开关连接到电源电压，这样，当所述全局时钟信号为低电平时，各cmos反相器的电源端会连接所述电源电压，从而使得所述锁存器有效。
[0090]
和现有技术仅通过一个锁存器实现读取数字信号输出不同，本发明实施例采用多个锁存器加数据判断器203来实现读取数字信号的输出，且通过将取样输出阶段依次错开使多个锁存器能在不同的时刻读取灵敏放大器201输出的读取放大电压信号并转换为第一读取数字信号，之后再通过数据判断器203来对各第一读取数字信号进行比较并取出现次数最多的第一读取数字信号的值作为最终输出的第二读取数字信号dout，这样，即使在整个读取阶段中，在某些时刻中灵敏放大器201输出的读取放大电压会受到噪声如电源噪声的不利影响如会使第一读取信号产生翻转的不利影响，但是其他时刻中灵敏放大器201输出的读取放大电压不会受到噪声如电源噪声的不利影响，噪声产生的不利影响仅会影响少数的锁存器的第一读取信号，多少锁存器的第一读取信号依然保持正确，利用第一读取信
号正确的数量大于错误的数量，通过数据判断器203的比较和选择就能将受到噪声影响的错误数据排除，从而使得输出结果即第二读取信号是正确的，故本发明实施例能防止出现读错误，提高读数据的稳定性。
[0091]
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。