1.本公开实施例涉及存储器领域，特别涉及一种均衡器版图及存储器版图。
背景技术：
2.动态随机存取存储器(dynamic random access memory，dram)通过向存储单元的电容器中存储电荷以完成对存储器的数据写入操作，通过读取存储单元的电容器中的电荷以完成对存储器的数据读出操作。
3.为了确保数据接收的正确性，大部分的存储器存储装置中都设置有均衡器，参考图1，图1为一种均衡器的电路图，均衡器包括第一晶体管m0、第二晶体管m1以及第三晶体管m2，均衡器的目的就是在预充电或者读写操作之后把全局数据线(global i/o，gio)133和互补全局数据线(complementary，global i/o，giob)134拉到同一个电位，类似一个复位功能，然后使整个存储器装置准备下一次的动作。
4.由于电子工业的最新发展，对更高级的功能、更高的速度和更小尺寸的电子组件的需求越来越大。因此，为了提高半导体存储器设备的集成度，存储器单元区域和外围电路区域的面积已经减少，均衡器版图的面积利用率仍需进一步优化。
技术实现要素：
5.本公开实施例提供一种均衡器版图及存储器版图，至少有利于提升均衡器版图的面积利用率。
6.根据本公开一些实施例，本公开实施例一方面提供一种均衡器版图，所述均衡器包括第一晶体管、第二晶体管和第三晶体管，均衡器版图包括：沿第一方向排布设置的第一晶体管版图和第二晶体管版图，其中，所述第一晶体管版图和所述第二晶体管版图构成第一子版图，所述第一晶体管版图和所述第二晶体管版图沿第一方向镜像对称；第三晶体管版图，沿第二方向，所述第三晶体管版图位于所述第一子版图的一侧，且所述第三晶体管版图沿所述第二方向的中心线和所述第一子版图的沿所述第二方向的中心线重合；其中，所述第一方向与第二方向相交。
7.在一些实施例中，所述第一晶体管版图包括：沿所述第二方向依次排布的第一源极图案、第一栅线图案和第一漏极图案，所述第二晶体管版图包括：沿第二方向依次排布的第二源极图案、第二栅线图案和第二漏极图案，其中，所述第一源极图案用于形成第一晶体管的第一源极，所述第二源极图案用于形成第二晶体管的第二源极，所述第一源极和所述第二源极通过第一金属线图案共接。
8.在一些实施例中，所述第三晶体管版图包括：沿第二方向依次排布的第三源极图案、第三栅线图案和第三漏极图案。
9.在一些实施例中，所述第一栅线图案与所述第二栅线图案沿所述第一方向镜像对称，所述第一栅线图案与所述第二栅线图案构成第一子版图的栅线图案，所述栅线图案沿第二方向的中心线与所述第三栅线图案沿第二方向的中心线重合。
10.在一些实施例中，所述第一栅线图案用于形成所述第一晶体管的第一栅极，所述第二栅线图案用于形成所述第二晶体管的第二栅极，所述第三栅线图案用于形成所述第三晶体管的第三栅极；还包括：栅极处理数据线和三个第二金属线图案，所述三个第二金属线图案均与所述栅极处理数据线电连接，所述三个第二金属线图案分别与所述第一栅极、所述第二栅极以及所述第三栅极电连接；所述栅极处理数据线沿所述第二方向的中心线与所述第三栅线图案沿第二方向的中心线重叠。
11.在一些实施例中，所述第一漏极图案用于形成所述第一晶体管的第一漏极，所述第二漏极图案用于形成所述第二晶体管的第二漏极；还包括：全局数据线和互补全局数据线，所述第一漏极通过第一接触结构与所述全局数据线电连接，所述第二漏极通过第二接触结构与所述互补全局数据线电连接。
12.在一些实施例中，所述第一晶体管版图的有源图案、所述第二晶体管版图的有源图案以及所述第三晶体管版图的有源图案设置在同一个阱区中。
13.在一些实施例中，还包括：沿第一方向延伸的隔离图案，所述隔离图案位于所述第三晶体管版图远离所述第一子版图的一侧和/或所述第一子版图远离所述第三晶体管版图的一侧，所述隔离图案位于所述阱区内。
14.根据本公开一些实施例，本公开实施例另一方面还提供一种存储器版图，包括：沿第一方向依次排布的多个均衡器版图，所述多个均衡器版图的每一均衡器版图包括如上述实施例任一项所述的均衡器版图。
15.在一些实施例中，所述多个均衡器版图内的每一均衡器版图的有源图案均设置在同一个阱区中。
16.在一些实施例中，每一所述均衡器版图还包括：沿第一方向延伸的隔离图案，所述隔离图案位于所述第三晶体管版图远离所述第一子版图的一侧和/或所述第一子版图远离所述第三晶体管版图的一侧，所述隔离图案位于所述阱区内；还包括：第四金属线图案，所述第四金属线图案通过第三接触插塞与所述阱区电连接，所述第四金属线图案通过第四接触插塞与每一所述隔离结构电连接。
17.在一些实施例中，沿垂直于所述第一方向和第二方向的方向上，所述第四金属线图案与所述第一金属线图案为同层。
18.本公开实施例提供的技术方案至少具有以下优点：
19.本公开实施例提供的均衡器版图中，第一子版图包括沿第一方向排布设置的第一晶体管版图和第二晶体管版图，第一晶体管版图和第二晶体管版图沿第一方向镜像对称。如此，与第一晶体管版图的各个有源图案电连接的数据线和与第二晶体管版图的各个有源图案电连接的数据线可以镜像对称设置，可以减小连接各个数据线的连接层的用量以及节省均衡器的面积。均衡器版图包括第三晶体管版图，沿第二方向，第三晶体管版图位于第一子版图的一侧。第三晶体管版图沿第二方向的中心线和第一子版图的沿第二方向的中心线重合，则用于连接第三晶体管版图的各个有源图案的数据线可以与第一子版图的各个有源图案的数据线之间相互重叠，即节省了一个数据线的位置以及材料，提高了存储区版图的面积利用率。其中，第一方向与第二方向相交。
20.此外，由于与第一晶体管版图的各个有源图案电连接的数据线和与第二晶体管版图的各个有源图案电连接的数据线可以镜像对称设置，连接第三晶体管版图的各个有源图
案的数据线可以与第一子版图的各个有源图案的数据线之间相互重叠，保证了数据线内传递的信号到达各晶体管版图的有源图案的距离相近，从而可以保证第一晶体管版图的第一晶体管与第二晶体管版图的第二晶体管同时到达相同的电位。
附图说明
21.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1为一种均衡器的电路图；
23.图2为本公开一实施例提供的均衡器版图的一种结构示意图；
24.图3为本公开一实施例提供的均衡器版图的第一层的一种结构示意图；
25.图4为本公开一实施例提供的均衡器版图的第二层的一种结构示意图；
26.图5为本公开一实施例提供的均衡器版图的第二层的另一种结构示意图；
27.图6为本公开一实施例提供的均衡器版图的第三层的一种结构示意图；
28.图7为本公开一实施例提供的均衡器版图的第三层的另一种结构示意图；
29.图8为本公开一实施例提供的均衡器版图的另一种结构示意图；
30.图9为本公开一实施例提供的均衡器版图中第一晶体管的局部结构示意图；
31.图10为本公开一实施例提供的存储器版图的一种结构示意图；
32.图11为本公开一实施例提供的存储器版图的第一层的一种结构示意图。
具体实施方式
33.由背景技术可知，目前的均衡器版图的面积利用率欠佳。
34.本公开实施例提供一种均衡器版图，均衡器版图包括第一子版图，第一子版图包括沿第一方向排布设置的第一晶体管版图和第二晶体管版图，第一晶体管版图和第二晶体管版图沿第一方向镜像对称。如此，与第一晶体管版图的各个有源图案电连接的数据线和与第二晶体管版图的各个有源图案电连接的数据线可以镜像对称设置，可以减小连接各个数据线的连接层的用量以及节省均衡器的面积。均衡器版图包括第三晶体管版图，沿第二方向，第三晶体管版图位于第一子版图的一侧。第三晶体管版图沿第二方向的中心线和第一子版图的沿第二方向的中心线重合，则用于连接第三晶体管版图的各个有源图案的数据线可以与第一子版图的各个有源图案的数据线之间相互重叠，即节省了数据线的位置以及材料，提高了存储区版图的面积利用率。其中，第一方向与第二方向相交。此外，由于与第一晶体管版图的各个有源图案电连接的数据线和与第二晶体管版图的各个有源图案电连接的数据线可以镜像对称设置，连接第三晶体管版图的各个有源图案的数据线可以与第一子版图的各个有源图案的数据线之间相互重叠，保证了数据线内传递的信号到达各晶体管版图的有源图案的距离相近，从而可以保证第一晶体管版图的第一晶体管与第二晶体管版图的第二晶体管同时到达相同的电位。
35.下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术
人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
36.图2为本公开一实施例提供的均衡器版图的一种结构示意图；图3为本公开一实施例提供的均衡器版图的第一层的一种结构示意图；图4为本公开一实施例提供的均衡器版图的第二层的一种结构示意图；图5为本公开一实施例提供的均衡器版图的第二层的另一种结构示意图；图6为本公开一实施例提供的均衡器版图的第三层的一种结构示意图；图7为本公开一实施例提供的均衡器版图的第三层的另一种结构示意图；图8为本公开一实施例提供的均衡器版图的另一种结构示意图；图9为本公开一实施例提供的均衡器版图中第一晶体管的局部结构示意图。其中，第一层、第二层以及第三层为人为限定的膜层，在实际的均衡器版图中并不存在。第一层、第二层以及第三层指代的是均衡器版图中沿垂直于基底表面方向的不同高度所构建的区域。
37.值得说明的是，为了较为清晰的示出各元件之间的位置以及连接关系，图3至图7所示的均衡器版图的元件仅为部分示出，并未完全示出。
38.根据本公开一些实施例，本公开实施例一方面提供一种均衡器版图，均衡器包括第一晶体管m0、第二晶体管m1和第三晶体管m2，均衡器版图包括：沿第一方向y排布设置的第一晶体管版图10和第二晶体管版图11，其中，第一晶体管版图10和第二晶体管版图11构成第一子版图1，第一晶体管版图10和第二晶体管版图11沿第一方向y镜像对称；第三晶体管版图12，沿第二方向x，第三晶体管版图12位于第一子版图1的一侧，且第三晶体管版图12沿第二方向x的中心线a1-a2和第一子版图1的沿第二方向x的中心线b1-b2重合；其中，第一方向x与第二方向y相交。
39.在一些实施例中，参考图1、图6以及图7，均衡器电路接于对应的一组全局数据线133和互补全局数据线134之间，以平衡全局数据线133和互补全局数据线134之间的电位差，均衡器电路包括：第一晶体管m0，第一晶体管m0的源极端用于接收供电电压，第一晶体管m0的栅极端用于接收第一栅极控制信号，第一晶体管m0的漏极端与全局数据线133电连接；第二晶体管m1，第二晶体管m1的源极端用于接收供电电压，第二晶体管m1的栅极端用于接收第二栅极控制信号，第二晶体管m1的漏极端与互补全局数据线134电连接；第三晶体管m2，第三晶体管m2的源极端分别与第一晶体管m0的漏极端以及全局数据线133电连接，第三晶体管m2的栅极端用于接收第三栅极控制信号，第三晶体管m2的漏极端与第二晶体管m1的漏极端以及互补全局数据线134电连接。
40.在一些实施例中，全局数据线133以及互补全局数据线134与一对互补位线bl和blb电连接，一对互补位线bl和blb与同一个感测放大器sa电连接，第一晶体管m0的漏极端与位线bl电连接，第二晶体管m1的漏极端与位线blb电连接。在感测放大器对数据进行读出或者写入的过程中包括5个阶段，阶段1，执行预充电操作，用于将一对互补位线bl和blb预充电至vdd/2；阶段2，执行偏移消除操作，用于消除感测放大电路中各感测放大n管和感测放大p管之间的源漏导通差异；阶段3，执行电荷共享操作，用于将一对互补位线bl和blb的电位传递至感测放大电路进行数据共享；阶段4，执行预读出操作，用于将低于vdd/2的电平下拉至0，高于vdd/2的电平上拉至1，然后进行数据的输出，或者执行写入操作，用于将数据1或者0写入至存储单元；阶段5，执行恢复操作，用于将一对互补位线bl和blb调整至相同的
预定电压，以进行下一次读写操作。
41.均衡器主要用于阶段1的执行预充电操作或者阶段5的执行恢复操作。例如，执行恢复操作可以包括：感测放大器sa接收预充电控制电路输出的位线复位信号brs，位线复位信号brs被传递至均衡器，均衡器收到位线复位信号进行相关的均衡操作并通过全局数据线133以及互补全局数据线134使一对互补位线bl和blb复位至预定电压，然后进行再一次的读写操作。
42.在一些实施例中，第一晶体管m0、第二晶体管m1以及第三晶体管m2均为p型晶体管，供电电压为电源电压vdd。在一些实施例中，第一晶体管m0、第二晶体管m1以及第三晶体管m2均为n型晶体管，供电电压为地压。
43.在一些实施例中，参考图2以及图4，第一晶体管版图10包括：沿第二方向x依次排布的第一源极图案、第一栅线图案和第一漏极图案，第二晶体管版图11包括：沿第二方向x依次排布的第二源极图案、第二栅线图案和第二漏极图案，其中，第一源极图案用于形成第一晶体管m0的第一源极101，和第二源极图案用于形成第二晶体管m1的第二源极111，第一源极101和第二源极111通过第一金属线图案141共接。第一源极101与第一金属线图案141之间通过第一插塞116之间实现电连接，第二源极111与第一金属线图案141之间通过第一插塞116之间实现电连接。
44.在一些实施例中，第一栅线图案用于形成第一晶体管m0的第一栅极102，第一漏极图案用于形成第一晶体管m0的第一漏极103。第二栅线图案用于形成第二晶体管m1的第二栅极112，第二漏极图案用于形成第二晶体管m1的第二漏极113。第一源极101、第一栅极102和第一漏极103沿第一方向y延伸；第二源极111、第二栅极112和第二漏极113沿第一方向y延伸。如此，第一源极101、第一栅极102以及第一漏极103的延伸方向为第一方向y，第一晶体管版图10与第二晶体管版图11的排布方向也为第一方向y，则第一源极101、第一栅极102以及第一漏极103的延伸方向与第一晶体管版图10和第二晶体管版图11的排布方向相同，当各数据线的排布方向也为第一方向y时，各数据线可以分布在第一晶体管版图10以及第二晶体管版图11所在的区域，各种数据线可以在同一层单位长度的有源图案所构建的区域内形成，有利于提高存储器版图的利用率。此外，第一源极101、第一栅极102以及第一漏极103的延伸方向与第一晶体管版图10与第二晶体管版图11的排布方向相同，可以不局限于第一晶体管版图10中第一晶体管m0以及第二晶体管版图11中第二晶体管m1的数量，也不局限于第一源极101、第一栅极102以及第一漏极103的长度，从而获得更为合适的长度以及数量，从而提高均衡器的平衡速度。同理，第二源极111、第二栅极112以及第二漏极113的延伸方向与第一晶体管版图10与第二晶体管版图11的排布方向相同具有相同的效果，在这里不再详细赘述。
45.在一些实施例中，图2中的第一晶体管版图10中仅示出一个第一晶体管m0的有源图案，即图中所示的第一源极图案仅形成一个第一晶体管m0的第一源极101，第一栅线图案仅形成一个第一晶体管m0的第一栅极102，第一漏极图案仅形成一个第一晶体管m0的第一漏极103。若第一晶体管版图10中包括多个第一晶体管m0，则多个第一源极图案可以形成多个第一源极101，多个第一源极101沿第二方向x依次排布，多个第一栅线图案可以形成多个第一栅极102，多个第一栅极102沿第二方向x依次排布，多个第一漏极图案可以形成多个第一漏极103，多个第一漏极103沿第二方向x依次排布，其中，每一组第一晶体管m0中的一个
第一源极101、一个第一栅极102以及一个第一漏极103沿第二方向依次排布；或者两组第一晶体管m0共用一个第一源极101，则两组第一晶体管m0的第一漏极103以及第一栅极102沿第一源极101镜像对称，即沿第二方向x上依次排布的第一漏极103、第一栅极102、第一源极101、第一栅极102以及第一漏极103。第二晶体管版图11的排布如第一晶体管版图10的排布呈镜像对称，在这里不再详细赘述。其中，每一第一源极101和与之对应的第二源极111通过第一金属线图案141共接。
46.在一些实施例中，第一源极101与第二源极111之间通过第一金属线图案141共接，则后续第一处理数据线131可以与第一金属线图案141连接以实现对第一源极101与第二源极111的连接，且第一处理数据线131与第一源极101以及第二源极111之间的距离相当，从而保证了第一处理数据线131内传递的信号或者电荷到达第一源极101和第二源极111的距离相当，从而可以保证第一晶体管版图10的第一晶体管m0与第二晶体管版图11的第二晶体管m1同时传递电位分别至与第一晶体管m0对应的全局数据线133以及与第二晶体管m1对应的互补全局数据线134。
47.在一些实施例中，参考图4，均衡器版图还包括：第三金属线图案142，第三金属线图案142与第一漏极103以及第二漏极113电连接，即第一漏极103以及第二漏极113通过第三金属线图案142共接。其中，第一漏极103与第三金属线图案142之间通过第一插塞116之间实现电连接，第二漏极113与第三金属线图案142之间通过第一插塞116之间实现电连接。在一些实施例中，第三晶体管版图12包括：沿第二方向x依次排布的第三源极图案、第三栅线图案和第三漏极图案。其中，第三源极图案用于形成第三晶体管m2的第三源极121、第三栅线图案用于形成第三晶体管m2的第三栅极122和第三漏极图案用于形成第三晶体管m2的第三漏极123，第三源极图案、第三栅线图案以及第三漏极图案沿第一方向y延伸。第三源极121、第三栅极122以及第三漏极123的延伸方向与第一晶体管版图10与第二晶体管版图11的排布方向相同和第一源极101、第一栅极102以及第一漏极103的延伸方向与第一晶体管版图10与第二晶体管版图11的排布方向具有相同的效果。此外，第三源极121、第三栅极122以及第三漏极123的延伸方向与第一源极101、第一栅极102以及第一漏极103的延伸方向相同，则各数据线可以同时位于第一晶体管版图10、第二晶体管版图11以及第三晶体管版图12的区域，则可以减少各数据线的长度，降低路径损耗以及成本，有利于提高运行速度。
48.在一些实施例中，参考图3以及图9，第一晶体管m0包括：沿第二方向x依次设置的第一源极101、第一栅极102以及第一漏极103，第一栅极102表面具有第一栅介质层107以及第一栅极连接线104。其中，第一栅极连接线104包括位于第一栅介质层107正上方的栅导电层以及连接各个第一晶体管的栅导电层的电连接层，栅导电层的延伸方向为第一栅极101的延伸方向，电连接层的延伸方向与栅导电层的延伸方向相交。
49.同理，参考图3，第二晶体管m1包括：沿第二方向x依次设置的第二源极111、第二栅极112以及第二漏极113，第二栅极112表面具有第二栅介质层以及第二栅极连接线114。第三晶体管m2包括：沿第二方向x依次设置的第三源极121、第三栅极122以及第二漏极123，第三栅极122表面具有第三栅介质层以及第三栅极连接线124。
50.在一些实施例中，参考图2，沿第一方向y，第一栅线图案的长度小于第三栅线图案的长度；沿第一方向y，第二栅线图案的长度小于第三栅线图案的长度。第三晶体管版图12位于第一子版图1的一侧，第一子版图1包括第一晶体管版图10以及第二晶体管版图11，则
第一栅线图案的长度小于第三栅线图案的长度，第三栅线图案还可以与第二栅线图案正对，均衡器版图布局较为规整，均衡器版图内浪费的区域较少，从而使均衡器版图有更多的区域进行构建。
51.此外，对于第三晶体管m2需要平衡全局数据线133以及互补全局数据线134的电位差，当第三栅线图案的长度大于第一栅线图案的长度，则一个第三栅线图案可以对应第一栅线图案以及第二栅线图案或者沿第一方向y上设置两个镜像对称的第三晶体管m2，从而减少第二方向x上第三晶体管版图12的长度，第三晶体管版图12沿第一方向y的长度与第一子版图1沿第一方向y的长度之间的差值较小，从而在有限的面积内设置较多的第一晶体管m0、第二晶体管m1以及第三晶体管m2，提高均衡器版图的面积利用率。
52.同理，第三源极图案的长度大于第一源极图案的长度或/和第二源极图案的长度，第三漏极图案的长度大于第一漏极图案的长度或/和第二漏极图案的长度，以提高均衡器版图的面积利用率。
53.在一些实施例中，第一栅线图案与第二栅线图案沿第一方向镜像对称，第一栅线图案与第二栅线图案构成第一子版图的栅线图案，栅线图案沿第二方向x的中心线与第三栅线图案沿第二方向x的中心线重合。
54.在一些实施例中，参考图6和图9，均衡器版图包括：两个第一处理数据线131，两个第一处理数据线131沿第一方向镜面对称，两个第一处理数据线131均与第一金属线图案141电连接。第一处理数据线131可以为电源电压线，用于提供电源电压。如此，均衡器版图中包含两个第一处理数据线131，两个供电电压分别驱动第一晶体管m0以及第二晶体管m1，减小了寄生电阻，第一晶体管m0以及第二晶体管m1驱动更加的迅速。其中，第一处理数据线131与第一金属线图案141之间通过第二插塞117实现电连接。
55.在一些实施例中，参考图7，还包括：栅极处理数据线135和三个第二金属线图案105，三个第二金属线图案105均与栅极处理数据线135电连接，三个第二金属线图案105分别与第一栅极102、第二栅极112以及第三栅极122电连接；栅极处理数据线135沿第二方向x的中心线c1-c2与栅线结构沿第二方向x的中心线重叠。栅极处理数据线通过第二插塞117与第二金属线图案105电连接。其中，第二金属线图案105分别通过电接触的第一插塞116与第一栅极连接线104电连接，进而使得第二金属线图案105与第一栅极102电连接；通过电接触的第一插塞116与第二栅极连接线114电连接，进而与第二栅极112电连接以及通过电接触的第一插塞116与第三栅极连接线124电连接，进而与第三栅极122电连接。如此，一个栅极处理数据线135可以同时位于第一晶体管版图10、第二晶体管版图11以及第三晶体管版图12，且连接对应的第一栅线图案、第二栅线图案以及第三栅线图案，减少了栅极处理数据线135的数量或者其他连接元件的数量，提高均衡器版图的面积利用率。
56.在一些实施例中，栅极处理数据线135沿第二方向的中心线c1-c2还可以与第三晶体管版图12沿第二方向x的中心线a1-a2以及第一子版图1的沿第二方向x的中心线b1-b2重合。或者，栅极处理数据线135沿第二方向x的中心线c1-c2与第三晶体管版图12沿第二方向x的中心线a1-a2或者第一子版图1的沿第二方向x的中心线b1-b2之间的偏差小于5％。
57.在一些实施例中，第一栅极控制信号、第二栅极控制信号以及第三栅极控制信号为同一栅极控制信号，并由栅极处理数据线135传递。
58.在一些实施例中，还包括：全局数据线133和互补全局数据线134，第一漏极103通
过第一接触结构151与全局数据线133电连接，第二漏极112通过第二接触结构152与互补全局数据线134电连接。
59.在一些实施例中，第三源极121通过第一接触结构151与全局数据线133电连接，第三漏极123通过第二接触结构152与互补全局数据线134电连接。如此，可以减少用于连接第一漏极103与第三源极121之间的连接层以及用于连接第二漏极113与第三漏极123的连接层，减少了布线，降低了相对应的成本以及提高均衡器版图的面积利用率。
60.在一些实施例中，第一金属线图案141、第二金属线图案105以及第三金属线图案142为同一层的各个金属线。第一处理数据线131、全局数据线133、互补全局数据线134以及栅极处理数据线135为同一层的各个数据线。其中，第一金属线图案141、第二金属线图案105以及第三金属线图案142位于第二层，第一处理数据线131、全局数据线133、互补全局数据线134以及栅极处理数据线135位于第三层。
61.在一些实施例中，第一晶体管版图10的有源图案、第二晶体管版图11的有源图案以及第三晶体管版图12的有源图案设置在同一个阱区2中。
62.在一些实施例中，还包括：沿第一方向y延伸的隔离图案14，隔离图案14位于第三晶体管版图12远离第一子版图1的一侧和/或第一子版图1远离第三晶体管版图12的一侧，隔离图案14位于阱区2内。
63.在一些实施例中，第一方向x与第二方向y相垂直。
64.本公开实施例提供的均衡器版图中，第一子版图x包括沿第一方向y排布设置的第一晶体管版图10和第二晶体管版图11，第一晶体管版图10和第二晶体管版图11沿第一方向y镜像对称。如此，与第一晶体管版图10的各个有源图案电连接的数据线和与第二晶体管版图11的各个有源图案电连接的数据线可以镜像对称设置，可以减小连接各个数据线的连接层的用量以及节省均衡器的面积。均衡器版图包括第三晶体管版图12，沿第二方向x，第三晶体管版图12位于第一子版图1的一侧。第三晶体管版图12沿第二方向x的中心线和第一子版图1的沿第二方向x的中心线重合，则用于连接第三晶体管版图12的各个有源图案的数据线可以与第一子版图x的各个有源图案的数据线之间相互重叠，即节省了一个数据线的位置以及材料，提高了存储区版图的面积利用率。其中，第一方向x与第二方向y相交。
65.此外，由于与第一晶体管版图10的各个有源图案电连接的数据线和与第二晶体管版图11的各个有源图案电连接的数据线可以镜像对称设置，连接第三晶体管版图12的各个有源图案的数据线可以与第一子版图1的各个有源图案的数据线之间相互重叠，保证了数据线内传递的信号到达各晶体管版图的有源图案的距离相近，从而可以保证第一晶体管版图10的第一晶体管m0与第二晶体管版图11的第二晶体管m1同时到达相同的电位。
66.图10为本公开一实施例提供的存储器版图的一种结构示意图；图11为本公开一实施例提供的存储器版图的第一层的一种结构示意图。
67.相应地，参考图10至图11，根据本公开一些实施例，本公开实施例另一方面还提供一种存储器版图，包括：沿第一方向y依次排布的多个均衡器版图21，多个均衡器版图的每一均衡器版图21包括如上述实施例任一项的均衡器版图。
68.在一些实施例中，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器dram、同步动态随机存取存储器sdram、双倍数据速率同步动态随机存取存储器ddr sdram、低功率双倍数据速率同步动
态随机存取存储器lpddr sdram、图形双倍数据速率同步动态随机存取存储器gddr sdram、双倍数据速率类型双同步动态随机存取存储器ddr2 sdram、双倍数据速率类型三同步动态随机存取存储器ddr3 sdram、双倍数据速率第四代同步动态随机存取存储器ddr4 sdram、晶闸管随机存取存储器tram等；或者可以是非易失性存储器，例如相变随机存取存储器pram、磁性随机存取存储器mram、电阻式随机存取存储器rram等。
69.在一些实施例中，多个均衡器版图内的每一均衡器版图21的有源图案均设置在同一个阱区2中。如此，可以在阱区2内单独设置一个区域用于降低阱区2的寄生电阻或者偏置电压。
70.在一些实施例中，参考图10，每一均衡器版图21还包括：沿第一方向y延伸的隔离图案14，隔离图案14位于第三晶体管版图12远离第一子版图的一侧和/或第一子版图远离第三晶体管版图12的一侧，隔离图案14位于阱区2内。
71.参考图11，存储器版图还包括：第四金属线图案210，第四金属线图案210通过第三接触插塞201与阱区2沿第一方向y的两端电连接，第四金属线图案通过第四接触插塞202与每一均衡器对应的隔离结构14电连接。
72.在一些实施例中，第四金属线图案210形成一个环状结构，并将多个均衡器版图21包围，可以通过控制第四金属线图案210以控制多个均衡器对应的隔离结构14的寄生电阻，从而提高均衡器的响应速度。
73.在一些实施例中，沿垂直于第一方向y和第二方向x的方向上，即沿垂直于阱区2的方向z，第四金属线图案210与第一金属线图案为同层。
74.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。