1.本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路和显示面板。
背景技术：
2.随着显示技术的发展，用户对显示面板的显示效果的要求越来越高。
3.显示面板中通常包括为各级像素电路提供栅极驱动信号的移位寄存器，现有的移位寄存器结构存在输出信号不稳定的问题，影响显示面板的显示效果。
技术实现要素：
4.本发明提供了一种移位寄存器、栅极驱动电路和显示面板，以改善显示面板的显示效果。
5.根据本发明的一方面，提供了一种移位寄存器，包括：
6.第一输入模块，第一输入模块包括输入端和输出端，第一输入模块的输入端接入第一电位信号，第一输入模块用于根据第一电位信号输出第一控制信号；
7.第二输入模块，第二输入模块包括输入端和输出端，第二输入模块的输入端接入触发信号，第二输入模块用于根据触发信号输出第二控制信号；
8.输出模块，输出模块包括第一控制端和第二控制端，输出模块用于根据第一控制端接收到的第一控制信号和第二控制端接收到的第二控制信号输出栅极驱动信号；
9.第一输出控制模块，第一输出控制模块包括控制端，第一输出控制模块的控制端与第二输入模块的输入端连接，第一输出控制模块用于根据触发信号，控制输出模块的第一控制端的电位。
10.可选地，第一输出控制模块包括第一开关单元和第一电位控制单元；
11.第一开关单元连接于第二输入模块的输入端和第一电位控制单元的控制端之间，第一开关单元用于根据触发信号控制第一电位控制单元的控制端的电位；
12.第一电位控制单元的输入端接入第一时钟信号，第一电位控制单元的输出端与第一输入模块的输出端连接。
13.可选地，第一开关单元的控制端接入第一时钟信号；
14.可选地，第一开关单元包括第一晶体管，第一电位控制单元包括第二晶体管，第一晶体管的栅极接入第一时钟信号，第一晶体管的第一极与第二输入模块的输入端连接，第一晶体管的第二极与第二晶体管的栅极连接，第二晶体管的第一极接入第一时钟信号，第二晶体管的第二极与第一输入模块的输出端连接。
15.可选地，第一输出控制模块还包括存储单元，存储单元的第一端接入第二电位信号，存储单元的第二端与第一电位控制单元的控制端连接；
16.可选地，存储单元包括第一电容，第一电容的第一极接入第二电位信号，第一电容的第二极与第一电位控制单元的控制端连接。
17.可选地，第一输入模块的控制端接入第一时钟信号，第二输入模块的控制端接入
第一时钟信号；
18.第一输入模块包括第三晶体管，第二输入模块包括第四晶体管，第三晶体管的栅极和第四晶体管的栅极均接入第一时钟信号，第三晶体管的第一极接入第一电位信号，第三晶体管的第二极为第一输入模块的输出端，第四晶体管的第一极接入触发信号，第四晶体管的第二极为第二输入模块的输出端。
19.可选地，输出模块包括第一输出单元和第二输出单元；第一输出单元的控制端为输出模块的第一控制端，第一输出单元的输入端接入第二电位信号，第一输出单元的输出端与第二输出单元的输出端连接作为输出模块的输出端，第二输出单元的控制端为输出模块的第二控制端，第二输出单元的输入端接入第二时钟信号；
20.可选地，第一输出单元包括第五晶体管和第二电容，第二输出单元包括第六晶体管和第三电容，第五晶体管的栅极为第一输出单元的控制端，第五晶体管的第一极为第一输出单元的输入端，第五晶体管的第二极与第六晶体管的第二极连接，第六晶体管的栅极为第二输出单元的控制端，第六晶体管的第一极为第二输出单元的输入端；
21.第二电容连接于第五晶体管的第一极和栅极之间，第三电容连接于第六晶体管的第二极和栅极之间。
22.可选地，还包括第二输出控制模块，第二输出控制模块用于根据第二电位信号控制输出模块的第二控制端的电位；
23.可选地，第二输出控制模块包括第七晶体管和第八晶体管，第七晶体管的栅极与输出模块的第一控制端连接，第七晶体管的第一极接入第二电位信号，第七晶体管的第二极与第八晶体管的第一极连接，第八晶体管的第二极为第二输出控制模块的输出端与所述第二输入模块的输出端连接，第八晶体管的栅极接入第二时钟信号。
24.可选地，还包括保护模块，保护模块连接于第二输入模块的输出端和输出模块的第二控制端之间；
25.可选地，保护模块包括第九晶体管，第九晶体管的栅极接入第一电位信号，第九晶体管的第一极与第二输入模块的输出端连接，第九晶体管的第二极与输出模块的第二控制端连接。
26.根据本发明的另一方面，提供了一种栅极驱动电路，包括本发明任意实施例所提供的移位寄存器，多个移位寄存器级联连接；多个级联的移位寄存器中，下一级移位寄存器接入的触发信号是由本级移位寄存器的输出模块的输出端提供，其中第一级移位寄存器的触发信号由触发信号线提供。
27.根据本发明的另一方面，提供了一种显示面板，包括本发明任意实施例所提供的栅极驱动电路。
28.本发明实施例提供的技术方案，通过将第一输出控制模块的控制端连接至第二输入模块的输入端，以改变第一输出控制模块的控制端与输出模块的第二控制端之间的电连接关系，避免输出模块的第二控制端的电位对第一输出控制模块的控制端的电位产生影响，能够保证输出模块的第一控制端的电位的稳定性，从而保证输出模块输出的栅极驱动信号的稳定性，防止栅极驱动信号的电平出现异常波动，有利于改善显示面板的显示效果，提高显示质量。
29.应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特
征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
30.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
31.图1为本发明实施例提供的一种移位寄存器的结构示意图；
32.图2为本发明实施例提供的另一种移位寄存器的结构示意图；
33.图3为本发明实施例提供的另一种移位寄存器的结构示意图；
34.图4为本发明实施例提供的另一种移位寄存器的结构示意图；
35.图5为本发明实施例提供的另一种移位寄存器的结构示意图；
36.图6为本发明实施例提供的另一种移位寄存器的结构示意图；
37.图7为本发明实施例提供的一种移位寄存器的控制时序图；
38.图8为本发明实施例提供的另一种移位寄存器的结构示意图；
39.图9为本发明实施例提供的一种栅极驱动电路的结构示意图；
40.图10为本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
41.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
42.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
43.正如背景技术所述，现有的移位寄存器存在输出信号不稳定的问题，容易出现显示面板闪屏的现象，影响了显示面板的显示效果。经发明人研究发现，出现上述问题的原因在于，现有的移位寄存器通常包括多个晶体管，在制备各晶体管时无可避免会存在工艺波动的现象，或者在使用过程中出现屏体温度升高的问题，无论是工艺波动还是屏体温度升高，都会使得晶体管的阈值电压发生漂移，造成晶体管在关态下的漏电流较大，从而造成移位寄存器中部分节点电压变化，进而影响输出的栅极信号的电平，存在电平损失的问题，造成信号输出异常，降低显示面板的显示效果。
44.基于上述问题，本发明实施例提供一种移位寄存器。图1为本发明实施例提供的一
种移位寄存器的结构示意图，如图1所示，该移位寄存器包括：
45.第一输入模块10，第一输入模块10包括输入端和输出端，第一输入模块10的输入端接入第一电位信号v1，第一输入模块10用于根据第一电位信号v1输出第一控制信号；
46.第二输入模块20，第二输入模块20包括输入端和输出端，第二输入模块20的输入端接入触发信号sin,第二输入模块20用于根据触发信号sin输出第二控制信号；
47.输出模块30，输出模块30包括第一控制端和第二控制端，输出模块30用于根据其第一控制端接收到的第一控制信号和第二控制端接收到的第二控制信号输出栅极驱动信号gout；
48.第一输出控制模块40，第一输出控制模块40包括控制端，第一输出控制模块40的控制端与第二输入模块20的输入端连接，第一输出控制模块40用于根据触发信号sin，控制输出模块30的第一控制端的电位。
49.具体地，第一输入模块10能够在导通时根据其输入端接入的第一电位信号v1从其输出端输出第一控制信号，以控制输出模块30的第一控制端的电位；第二输入模块20能够在导通时根据其输入端接入的触发信号sin从其输出端输出第二控制信号，以控制输出模块30的第二控制端的电位。这里，第一输入模块10的输出端可以与输出模块30的第一控制端连接，第二输入模块20的输出端可以与输出模块30的第二控制端连接。
50.输出模块30根据接收到的第一控制信号和第二控制信号从其输出端输出栅极驱动信号gout至移位寄存器的输出端，从而能够将栅极驱动信号gout传输至与移位寄存器输出端对应连接的栅极线上。
51.在本实施例中，第一输出控制模块40连接在第二输入模块20的输入端和第一输入模块10的输出端之间，第一输出控制模块40用于响应第二输入模块20输入端的触发信号sin导通，对输出模块30第一控制端的电位进行控制。由于第一输出控制模块40的控制端与输出模块30的第二控制端之间无直接电性连接关系，因此，输出模块30第二控制端的电位不会影响第一输出控制模块40控制端的电位，也即第一输出控制模块40控制端的电位能够保持稳定状态，即使工艺波动或屏体温度升高导致各模块所包含的晶体管的阈值电压发生漂移，第一输出控制模块40的漏电流也不会增大，或者误导通，从而输出模块30的第一控制端的电位不会发生变化，输出模块30能够正常输出栅极驱动信号gout。示例性地，在相关技术方案中，第一输出控制模块40的控制端与第二输入模块20的输出端连接，当输出模块30根据其第一控制端和第二控制端的电位输出高电平的栅极驱动信号gout时，第一输出控制模块40应处于关断状态，输出模块30的输入信号(输入信号指的是输出模块30的输入端接入的信号，如，时钟信号)发生跳变，并对其第二控制端的电位产生耦合导致第二控制端的电位发生变化，若第一输出控制模块40的阈值电压发生了漂移，输出模块30第二控制端的电位会影响第一输出控制模块40控制端的电位，加大第一输出控制模块40的漏电流，或者使得第一输出控制模块40导通，从而影响输出模块30的第一控制端的电位，使得输出模块30输出的栅极驱动信号gout不稳定。而本方案将第一输出控制模块40的控制端连接至第二输入模块20的输入端，使得第一输出控制模块40的控制端与输出模块30的第二控制端之间无直接电性连接关系，输出模块30第二控制端的电位不会影响第一输出控制模块40控制端的电位，第一输出控制模块40能够保持正常关断状态，且不会增大漏电流，输出模块30第一控制端的电位不会变化，因此，输出模块30正常输出栅极驱动信号gout。
52.本发明实施例提供的技术方案，通过将第一输出控制模块的控制端连接至第二输入模块的输入端，以改变第一输出控制模块的控制端与输出模块的第二控制端之间的电连接关系，避免输出模块的第二控制端的电位对第一输出控制模块的控制端的电位产生影响，能够保证输出模块的第一控制端的电位的稳定性，从而保证输出模块输出的栅极驱动信号的稳定性，防止栅极驱动信号的电平出现异常波动，有利于改善显示面板的显示效果，提高显示质量。
53.作为本发明提供的一种优选实施方式，图2为本发明实施例提供的另一种移位寄存器的结构示意图，参考图2，在上述技术方案的基础上，输出模块30包括第一输出单元301和第二输出单元302；第一输出单元301的控制端为输出模块30的第一控制端，第一输出单元301的输入端接入第二电位信号v2，第一输出单元301的输出端与第二输出单元302的输出端连接作为输出模块30的输出端，第二输出单元302的控制端为输出模块30的第二控制端，第二输出单元302的输入端接入第二时钟信号clk2。
54.其中，第一输出模块10的控制端和第二输入模块20的控制端均接入第一时钟信号clk1，第一输出控制模块40的输入端接入第一时钟信号clk1。第一时钟信号clk1和第二时钟信号clk2均为脉冲信号，且第一时钟信号clk1和第二时钟信号clk2具有相反的相位，例如，当第一时钟信号clk1为高电平时，第二时钟信号clk2为低电平，或者第一时钟信号clk1为低电平时，第二时钟信号clk2为高电平。
55.具体地，当第一输出单元301导通时，第一输出单元301将第二电位信号v2输出至移位寄存器的输出端，第二电位信号v2可以为高电平信号。此时，若第二时钟信号clk2为低电平，则第二输出单元302处于关断状态，输出模块30输出的栅极驱动信号gout为高电平。当第一输出单元301关断时，第二输出单元302导通，第二输出单元302将第二时钟信号clk2的低电平输出，输出模块30输出的栅极驱动信号gout为低电平。
56.当输出模块30输出高电平的栅极驱动信号gout时，第二时钟信号clk2在由高电平跳变至低电平时，会对第二输出单元302的控制端的电位产生耦合作用，导致输出模块30的第二控制端的电位发生变化。若第一输出控制模块40的控制端与输出模块30的第二控制端连接，则在第一输出控制模块40发生阈值漂移时，输出模块30的第二控制端的电位可能使第一输出控制模块40导通，第一时钟信号clk1的高电平传输至输出模块30的第一控制端，使得第一输出单元301关断，造成第一输出单元301和第二输出单元302出现全部关断的现象，导致输出模块30的输出端浮空，栅极驱动信号gout输出异常。将第一输出控制模块40的控制端连接至第二输入模块20的输入端，则避免了输出模块30的第一控制端的电位不稳定的问题，有利于提高输出模块30输出的栅极驱动信号gout的稳定性。
57.图3为本发明实施例提供的另一种移位寄存器的结构示意图，参考图3，在上述各技术方案的基础上，可选地，第一输出控制模块40包括第一开关单元401和第一电位控制单元402；第一开关单元401连接于第二输入模块20的输入端和第一电位控制单元402的控制端之间，第一开关单元401用于根据触发信号sin控制第一电位控制单元402的控制端的电位；第一电位控制单元402的输入端接入第一时钟信号clk1，第一电位控制单元402的输出端与第一输入模块10的输出端连接。
58.其中，第一开关单元401能够响应其控制端的信号导通，将触发信号sin传输至第一电位控制单元402的控制端，以控制第一电位控制单元402的通断状态。
59.可选地，第一开关单元401的控制端可以接入第一时钟信号clk1，能够在不改变移位寄存器的工作过程的基础上，实现栅极驱动信号gout的稳定输出。图4为本发明实施例提供的另一种移位寄存器的结构示意图，在上述技术方案的基础上，可选地，第一开关单元401包括第一晶体管m1，第一电位控制单元402包括第二晶体管m2，第一晶体管m1的栅极接入第一时钟信号clk1，第一晶体管m1的第一极与第二输入模块20的输入端连接，第一晶体管m1的第二极与第二晶体管m2的栅极连接，第二晶体管m2的第一极接入第一时钟信号clk1，第二晶体管m2的第二极与第一输入模块10的输出端连接。
60.可选地，第一输出控制模块40还包括存储单元403，存储单元403的第一端接入第二电位信号v2，存储单元403的第二端与第一电位控制单元402的控制端连接。
61.其中，当第一时钟信号clk1为有效电平(导通电平，如，低电平)时，第二时钟信号clk2为无效电平(关断电平，如，高电平)，第一晶体管m1响应第一时钟信号clk1导通，将触发信号sin传输至第二晶体管m2的栅极，第二晶体管m2导通。第二晶体管m2第一极接入的第一时钟信号clk1传输至第一输入模块10的输出端，对第一输出单元301控制端的电位进行控制。第一输出单元301在其控制端的电位控制下导通，将第二电位信号v2传输至输出模块30的输出端。第二输出单元302将第二时钟信号clk2的无效电平传输至输出模块30的输出端，输出模块30输出的栅极驱动信号gout为高电平。
62.当第一时钟信号clk1为无效电平时，第二时钟信号clk2为有效电平，第二晶体管m2在存储单元403的保持作用下导通，第一时钟信号clk1的无效电平传输至第一输出单元301的控制端，第一输出单元301关断。第二输出单元302保持导通状态，第二输出单元302将第二时钟信号clk2的有效电平传输至输出模块30的输出端，输出模块30输出的栅极驱动信号gout为低电平。
63.当第一时钟信号clk1再次为有效电平，第二时钟信号clk2为无效电平时，第一晶体管m1导通，将触发信号sin传输至第二晶体管m2的栅极，第二晶体管m2响应触发信号sin关断，第一输出控制模块40不再对第一输出单元301的控制端的电位进行控制。第一输入模块10导通，将第一电位信号v1传输至第一输出单元301的控制端，以控制第一输出单元301导通,将第二电位信号v2传输至输出模块30的输出端。其中，第一电位信号v1可以为低电平信号。第二输入模块20导通，将触发信号sin传输至第二输出单元302的控制端，第二输出单元302关断。第二电位信号v2可以为高电平信号，输出模块30输出的栅极驱动信号gout为高电平。
64.当第一时钟信号clk1再次为无效电平，第二时钟信号clk2为有效电平时，第二晶体管m2在存储单元403的作用下保持关断，第一输出单元301持续导通。此过程中，第二时钟信号clk2的电平跳变会对第二输出单元302的控制端的电位产生耦合作用，使得第二输出单元302的控制端的电位发生变化。但是，由于第二晶体管m2的栅极电位不会受到第二输出单元302的控制端电位的影响，因此，即使第二晶体管m2的阈值电压发生漂移，第二晶体管m2的状态也不会改变，第一输出单元301控制端的电位不发生改变，第一输出单元301仍可以保持导通状态，不会出现输出模块30的输出端浮空的现象，避免栅极驱动信号gout在此过程中出现输出异常的现象。
65.可选地，存储单元403可以包括第一电容c1，第一电容c1的第一极接入第二电位信号v2，第一电容c1的第二极与第一电位控制单元402的控制端连接。
66.图5为本发明实施例提供的另一种移位寄存器的结构示意图，参考图5，在上述各技术方案的基础上，可选地，还包括第二输出控制模块50，第二输出控制模块50的输出端与第二输入模块20的输出端连接，第二输入模块20的输出端与输出模块30的第二控制端连接。第二输出控制模块50用于根据第二时钟信号clk2和输出模块30第一控制端的电位控制输出模块30第二控制端的电位。图6为本发明实施例提供的另一种移位寄存器的结构示意图，具体为图5所示移位寄存器细化为器件的结构示意图，参考图6，第一输入模块10包括第三晶体管m3，第二输入模块20包括第四晶体管m4，第三晶体管m3的栅极和第四晶体管m4的栅极均接入第一时钟信号clk1，第三晶体管m3的第一极接入第一电位信号v1，第三晶体管m3的第二极为第一输入模块10的输出端，第四晶体管m4的第一极接入触发信号sin，第四晶体管m4的第二极为第二输入模块20的输出端。
67.第一输出单元301包括第五晶体管m5和第二电容c2，第二输出单元302包括第六晶体管m6和第三电容c3，第五晶体管m5的栅极为第一输出单元301的控制端，第五晶体管m5的第一极为第一输出单元301的输入端，第五晶体管m5的第二极与第六晶体管m6的第二极连接，第六晶体管m6的栅极为第二输出单元302的控制端，第六晶体管m6的第一极为第二输出单元302的输入端；第二电容c2连接于第五晶体管m5的第一极和栅极之间，第三电容c3连接于第六晶体管m6的第二极和栅极之间。
68.第二输出控制模块50包括第七晶体管m7和第八晶体管m8，第七晶体管m7的栅极与输出模块30的第一控制端连接，第七晶体管m7的第一极接入第二电位信号v2，第七晶体管m7的第二极与第八晶体管m8的第一极连接，第八晶体管m8的第二极为第二输出控制模块50的输出端，第八晶体管m8的栅极接入第二时钟信号clk2。
69.需要说明的是，本实施例仅以p型晶体管为例进行说明，在其他实施例中，各晶体管也可以为n型晶体管。
70.图7为本发明实施例提供的一种移位寄存器的控制时序图，适用于图6所示移位寄存器，结合图6至图7，本实施例提供的移位寄存器的工作过程至少包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4和第五阶段t5。其中，第一电位信号v1和第二电位信号v2互为反相信号，在本实施例中，第一电位信号v1为低电平信号vgl，第二电位信号v2为高电平信号vgh。
71.在第一阶段t1，触发信号sin为低电平，第一时钟信clk1为低电平，第二时钟信号clk2为高电平，因此，第一晶体管m1、第三晶体管m3和第四晶体管m4导通。第一电位信号v1通过第三晶体管m3传输至第五晶体管m5的栅极。由于第一晶体管m1导通，因此，触发信号sin经第一晶体管m1传输至第二晶体管m2的栅极，并存储在第一电容c1上，第二晶体管m2响应该触发信号sin导通，第一时钟信号clk1传输至第五晶体管m5的栅极，第五晶体管m5导通，第五晶体管m5将第二电位信号v2传输至输出模块30的输出端(即移位寄存器的输出端)。同时，触发信号sin还经第晶体管m4传输至第六晶体管m6的栅极，使得第六晶体管m6导通，第二时钟信号clk2的高电平传输至输出模块30的输出端。这里，第一电位信号v1与第一时钟信号clk1的低电平相同，第二时钟信号clk2的高电平与第二电位信号v2相同。因此，移位寄存器输出高电平。
72.在第二阶段t2，触发信号sin为高电平，第一时钟信clk1为高电平，第二时钟信号clk2为低电平，因此，第一晶体管m1、第三晶体管m3和第四晶体管m4关断，在第一电容c1的
保持作用下，第二晶体管m2处于导通状态。第一时钟信号clk1的高电平传输至第五晶体管m5的栅极，第五晶体管m5关断。同时，在第三电容c3的作用下，第六晶体管m6的栅极电位保持低电平，第六晶体管m6持续导通，将第二时钟信号clk2的低电平传输至输出模块30的输出端。由于第二时钟信号clk2由高电平跳变至低电平，在第三电容c3的自举作用下，第六晶体管m6的栅极电位被拉至更低，第六晶体管m6继续导通。因此，移位寄存器输出低电平。
73.在第三阶段t3，触发信号sin为高电平，第一时钟信clk1为低电平，第二时钟信号clk2为高电平，因此，第一晶体管m1、第三晶体管m3和第四晶体管m4导通。由于触发信号sin为高电平，因此，第二晶体管m2和第六晶体管m6关断。第一电位信号v1经第三晶体管m3传输至第五晶体管m5的栅极，第五晶体管m5导通，第二电位信号v2传输至输出模块30的输出端，移位寄存器输出高电平。此时，第八晶体管m8在第二时钟信号clk2的控制下关断。
74.在第四阶段t4，触发信号sin为高电平，第一时钟信clk1为高电平，第二时钟信号clk2为低电平，因此，第一晶体管m1、第三晶体管m3和第四晶体管m4关断，第八晶体管m8导通。在第二电容c2的作用下，第五晶体管m5的栅极维持低电平，第五晶体管m5和第七晶体管m7保持导通状态。第二电位信号v2经第七晶体管m7和第八晶体管m8传输至第六晶体管m6的栅极，第六晶体管m6关断，移位寄存器输出高电平。在此阶段，由于第二时钟信号clk2由高电平跳变至低电平，会对第六晶体管m6的栅极电位产生耦合，拉低第六晶体管m6的栅极电位。即使第二晶体管m2的阈值电压发生了漂移，由于第四晶体管m4和第一晶体管m1的存在，第二时钟信号clk2的耦合作用也不会影响第二晶体管m2的栅极电位，因此，第二晶体管m2保持关断状态，其漏电也不会增加，不会抬高第五晶体管m5的栅极电位，使第五晶体管m5的栅极电位能够保持稳定，以确保第五晶体管m5和第七晶体管m7导通，第二电位信号v2能够传输至第六晶体管m6的栅极，使得第六晶体管m6关断，从而不会影响输出模块30输出端的电平，改善了栅极驱动信号gout输出异常的问题。
75.在第五阶段t5，触发信号sin为高电平，第一时钟信clk1为低电平，第二时钟信号clk2为高电平，因此，第一晶体管m1、第三晶体管m3和第四晶体管m4导通，第六晶体管m6的栅极维持高电平，第六晶体管m6处于关断状态。第一电位信号v1经第三晶体管m3传输至第五晶体管m5的栅极，第五晶体管m5导通，第二电位信号v2传输至输出模块30的输出端，移位寄存器输出高电平。
76.经过上述五个阶段，实现了一级移位寄存器的栅极驱动信号gout的输出。需要说明的是，在显示面板中存在多级级联的移位寄存器，上一级移位寄存器的输出信号可以作为下一级移位寄存器的输入信号，由此可以实现输出信号的逐级移位传递，其它级移位寄存器的工作过程可参照上述相关描述，在此不再赘述。
77.图8为本发明实施例提供的另一种移位寄存器的结构示意图，参考图8，在上述技术方案的基础上，可选地，移位寄存器还包括保护模块60，保护模块60连接于第二输入模块20的输出端和输出模块30的第二控制端之间，更为具体地，保护模块60连接于第二输出控制模块50的输出端和输出模块30的第二控制端之间。可选地，保护模块60包括第九晶体管m9，第九晶体管m9的栅极接入第一电位信号v1，第九晶体管m9的第一极与第二输入模块20的输出端连接，第九晶体管m9的第二极与输出模块30的第二控制端连接，第九晶体管m9可以响应于第一电位信号v1而处于常导通状态，通过设置第九晶体管m9可以避免在第二阶段t2中第六晶体管m6栅极的极低电位传输到第四晶体管m4，而影响移位寄存器的正常工作。
78.需要说明的是，上述各实施例仅是示意性地示出了一种移位寄存器的结构，在其他实施例中，该移位寄存器还可以为其他结构，只要满足第一输出控制模块40的控制端与移位寄存器的触发信号输入端(第二输入模块20的输入端)连接，都在本发明的保护范围内。
79.可选地，本发明还提供了一种栅极驱动电路。图9为本发明实施例提供的一种栅极驱动电路的结构示意图，参考图9，该栅极驱动电路200包括多个上述任意实施例所提供的移位寄存器100，多个移位寄存器100级联连接。多个级联的移位寄存器100中，下一级(第n 1级)移位寄存器100接入的触发信号sin是由本级(第n级)移位寄存器100的输出模块的输出端(即移位寄存器100的输出端out)提供，其中第一级移位寄存器100的触发信号sin可由触发信号线提供。其中，sck1为移位寄存器100的第一时钟信号clk1的输入端，sck2为移位寄存器100的第二时钟信号clk2的输入端。
80.具体地，第一级移位寄存器100的输出端out输出第一级栅极驱动信号s1，同时该第一级栅极驱动信号s1作为第二级移位寄存器100的输入信号输入至第二级移位寄存器100的触发信号输入端in，第二级移位寄存器100输出第二级栅极驱动信号s2，同时该第二级栅极驱动信号s2作为第三级移位寄存器100的输入信号输入至第三级移位寄存器100的触发信号输入端in
……
以此类推，直到第n级移位寄存器100输出第n级栅极驱动信号sn。
81.本发明实施例提供的扫描驱动电路，通过将每一级移位寄存器中的第一输出控制模块的控制端连接至第二输入模块的输入端，以改变第一输出控制模块的控制端与输出模块的第二控制端之间的电连接关系，避免输出模块的第二控制端的电位对第一输出控制模块的控制端的电位产生影响，能够保证输出模块的第一控制端的电位的稳定性，从而保证输出模块输出的栅极驱动信号的稳定性，防止栅极驱动信号的电平出现异常波动，有利于改善显示面板的显示效果，提高显示质量。
82.可选地，本发明还提供了一种显示面板，该显示面板包括本发明任意实施例所提供的扫描驱动电路。图10为本发明实施例提供的一种显示面板的结构示意图，该显示面板300可以应用到如图10所示的手机中，也可以应用在任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。
83.应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
84.上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。