存储器电路架构
1.相关申请的交叉引用
2.本技术要求2020年12月29日提交的美国专利申请号17/136616的优先权和权益，通过引用的方式并出于全部适用目的，将该申请的公开内容以其整体并入本文。
技术领域
3.本技术总体上涉及存储器电路，并且更具体地，涉及存储器电路架构和使用这种存储器电路的方法。
背景技术：
4.常规计算设备(例如，智能电话、平板计算机等)可以包括片上系统(soc)，片上系统(soc)具有处理器和其他操作电路。soc还可以包括被实现为静态随机存取存储器(ram)(sram)、动态ram(dram)的随机存取存储器(ram)以及各种只读存储器(rom)。ram可以被实现在处理器(诸如中央处理单元(cpu)、图形处理单元(gpu))内，或被实现在处理器外部。
5.目前，一些cpu架构使用许多以3ghz和以大于3ghz操作的宽输入输出(i/o)存储器实例。然而，由于电阻电容(rc)效应，高频下的宽i/o实施方式可能影响存储器性能。一种方法是将较大的存储器电路实例分解为较小的存储器电路实例，这可以减少一些rc效应并且可以针对3ghz及3ghz以上提供可接受的性能。然而，这种方法也可能使硬件重复，因此导致泄漏损失和面积损失。此外，这种j9九游会真人的解决方案可以使用布线轨道来合并存储器，并且这些布线轨道本身可能产生一定量的rc效应。
6.另一种提议是使用中继器(repeater)来支持在单个实例内水平地布置的多个存储器电路。但是，中继器可能经历较低的速度，并且在一些情况下可能不适合3ghz实施方式。此外，这种实施方式可能增加字线布线的复杂性。
7.因此，本领域需要更多的存储器架构，以在使用存储器的系统中实现性能、功率和面积(ppa)之间的更好折中。
技术实现要素：
8.各种实施方式提供了存储器架构，该存储器架构提供比现有系统更好的性能、功率和面积(ppa)。实施方式包括具有象限的存储器电路，这些象限被布置在存储器电路的拐角处，并且围绕存储体控制组件。存储体控制组件可以接收指令和地址，预解码这些地址，并且控制行解码器访问存储器核内的特定字线以进行读取和写入访问。存储体控制组件可以包括全局存储体控制器、局部存储体控制器和/或其部分。下面关于图1更详细地讨论全局存储体控制器和局部存储体控制器。存储器电路可以关于平行于象限中的字线的轴线(例如，x轴或水平轴线)对称。此外，一些器件也可以关于y轴对称。一些实施方式包括使用具有该架构的存储器电路的方法。
9.根据一种实施方式，一种半导体器件包括：具有多个象限的存储器电路，多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括
第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；并且其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称。例如，多个象限中的第二象限可以关于第一象限水平轴线对称；并且多个象限中的第三象限可以关于第一象限竖直轴线对称。
10.根据另一种实施方式，提供了一种操作半导体器件的方法，方法包括：对存储器电路执行输入输出操作，包括接收指向多个象限中的第一象限的使能信号，多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称；其中对存储器电路执行输入输出操作包括：在存储体控制组件处执行预解码，并且根据预解码来激活行解码器中的字线驱动器。
11.根据另一种实施方式，一种片上系统(soc)包括：随机存取存储器(ram)器件，ram器件包括多个象限，多个象限被布置在ram器件的矩形形状的拐角周围；其中多个象限中的第一象限由包围ram器件的两个垂直的边缘的部分的第一边界限定；其中多个象限中的第二象限关于第一象限水平轴线对称；并且其中多个象限中的第三象限关于第一象限竖直轴线对称。
12.根据另一种实施方式，一种片上系统(soc)包括：具有多个象限的存储器电路，多个象限被布置在存储器电路的拐角处并且围绕用于预解码地址信号的部件；其中多个象限中的第一象限包括输入输出电路的第一集合和用于存储数据的第一部件，输入输出电路的第一集合被配置为访问第一数据存储部件，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；其中多个象限中的第二象限包括用于存储数据的第二部件和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二数据存储部件，其中第一象限和第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称。
13.根据另一种实施方式，一种半导体器件包括：具有多个象限的存储器电路，多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；并且其中多个象限中的第二象限包括第二位单元核，第二象限与第一象限相邻，其中第一象限和第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称。
附图说明
14.图1是图示根据一种实施方式的示例存储器电路的简化图。
15.图2是根据一种实施方式的图1的示例存储器电路的图示。
16.图3是根据一种实施方式的、图2的示例存储器电路中的象限的分解图示。
17.图4是根据一种实施方式的示例存储器电路的图示。
18.图5是图4的示例存储器电路中的象限的分解图示。
19.图6是根据一种实施方式的、诸如在图1的示例存储器电路中的具有输入输出电路的示例列的图示。
20.图7是可以与图1的实施方式一起使用的示例信号的图示。
21.图8是根据一种实施方式的示例片上系统(soc)的图示，其中可以构建具有诸如图1-图7中所示的那些存储器电路的存储器电路。
22.图9是根据一种实施方式的使用图1-图7的存储器电路的方法的图示。
具体实施方式
23.本文提供的各种实施方式包括存储器架构，该存储器架构提供比其他j9九游会真人的解决方案更好的性能、功率和面积(ppa)平衡。示例架构包括折叠架构，该折叠架构关于平行于存储器位单元核中的字线的轴线对称。示例架构包括被布置在存储体(bank)控制组件周围的象限，存储体控制组件为象限中的每个象限提供控制。一些示例还可以关于垂直于字线的方向的轴线对称，从而提供至少两条对称轴线。
24.继续该示例，该架构可以包括第一象限，第一象限包括第一位单元核和服务于第一位单元核的输入输出电路的第一集合。该第一象限可以由包围存储器电路的两个垂直的边缘的部分的矩形边界限定。例如，左上角中的象限可以在其矩形边界内包括存储器电路左侧的存储器电路的竖直边缘和存储器电路上侧的存储器电路的水平边缘。用于描述象限的方向形容词(左、右、上和下)将在下面关于图1进行更详细的描述。使用这种方向形容词是为了便于理解，而不是用来将存储器电路限制为根据任何特定的坐标系进行定位。
25.存储器电路还可以包括第二象限，第二象限包括第二位单元核以及被配置为访问第二位单元核的输入输出电路的第二集合。第二象限与第一象限相邻，并且第一象限与第二象限之间的界线(border)限定第一轴线，第一象限和第二象限关于第一轴线对称。例如，第一象限可以包括左上象限，并且第二象限可以包括左下象限。在另一个示例中，第一象限可以包括右上象限，并且第二象限可以包括右下象限。在任何情况下，第一象限和第二象限关于它们的共享界线对称。
26.该架构还可以包括第三象限，第三象限包括第三位单元核和输入输出电路的第三集合。第三象限可以沿垂直于第一轴线的第二轴线与第一象限对称。例如，如果第一象限和第二象限关于第一轴线对称，则第一象限和第三象限可以关于第二轴线对称。第四象限也可以关于第二轴线与第二象限对称。
27.在一些实施方式中，第一象限和第二象限可以通过行解码器和共享存储体控制组件(诸如全局存储体控制器(gbc))与第三象限和第四象限分离。因此，第一象限和第三象限可以共享行解码器块，并且第二象限和第四象限可以共享行解码器块。gbc可以包括各种电路，诸如可操作以选择行解码器块内的个体行解码电路的预解码电路装置。
28.此外，一些示例可以包括操作存储器电路的方法，其中存储器电路根据上述架构来进行构造。例如，方法可以包括对存储器电路执行读取或写入操作，包括接收指向四个象限中的一个象限的使能信号。在一些示例中，使能信号可以是4位的左右使能(lren4)信号，该4位的左右使能(lren4)信号对应于可以与符合arm寄存器传输级(rtl)技术的一些中央
处理单元(cpu)一起使用的规范。在一些示例中，lren4包括4个位(例如，lren4《3》、lren4《2》、lren4《1》和lren4《0》)，不同象限中的每个象限接收相应的lren4位，该相应的lren4位确定象限内的位单元核是否被使能以执行读取或写入操作。然而，实施方式的范围不限于任何特定的使能信号规范。
29.各种实施方式可以包括优于其他系统的优点。一个优点包括空间效率。例如，一些实施方式可以包括四个象限，该四个象限共享位于中央的gbc。相比之下，一些其他系统可以包括共享存储体控制组件的第一位单元核和第二位单元核，以及共享另一存储体控制组件的第三位单元核和第四位单元核。通过减少用于控制位单元核的存储体控制组件的数目(例如，一个对两个)，各种实施方式可以受益于空间节省。
30.减少存储体控制组件的数目可以提供空间节省以外的优点。例如，通常预计存储体控制组件会使用功率，并且甚至会具有一定量的泄漏。因此，减少存储体控制组件的数目可以减小动态读取和写入功率以及泄漏功率。
31.此外，并且如上所述，一些其他系统可以使用中继器电路来在存储器电路的相同迭代(iteration)内水平地链接存储器位单元核。具体地，这种其他系统可以水平地向外构建位单元核，使得外部位单元核可以使用中继器电路。相比之下，本文描述的各种实施方式使用具有被构建在中央存储体控制块周围的四个象限的器件，并且与其他架构相比，可以省略或至少减少中继器电路的数目。因此，本文描述的各种实施方式可以更适合更高频率(例如，3ghz及3ghz以上)性能，包括使用lren4使能信号的一些应用。
32.图1是图示根据一种实施方式的示例存储器电路100的简化图。存储器电路100包括四个存储器核101-104。存储器核101-104包括被布置成行(字)和列(位)的多个存储器位单元(存储器元件)。在每个行和每个列的交叉处至少有一个位单元。实施方式的范围不限于存储器核101-104的任何大小，因为可以根据本文描述的原理适配任何适当大小的存储器核。
33.存储器电路100还包括全局输入输出(gio)121-124。全局输入输出121、122为读取操作和写入操作两者提供进出存储器电路100的数据路径。在该示例中，存储器核101-104中的每个存储器核被示为具有40个输入数据路径和40个输出数据路径，但实施方式的范围可以包括适当缩放的多个数据路径。此外，在该示例中，存储器核101-104中的每个存储器核被示为具有64条字线，但实施方式的范围可以包括任何适当的数目。换句话说，本文的架构可以适用于具有任何适当数目的字线和位线的存储器电路。给定的gio可以包括用于控制信号和数据信号的输入锁存器以及输出逻辑等。
34.gio 121-124还包括局部(local)数据路径(ldp)。ldp可以包括感测放大器，感测放大器可操作以感测在读取操作期间从特定存储器位单元读取的数字1或数字0。ldp还可以包括读取和写入多路复用、位线充电和复位电路装置、写入驱动器和写入辅助电路装置等。
35.全局存储体控制器(gbc)120接收控制指令和地址，预解码那些地址，并且通过局部存储体控制器(lbc)125、126控制行解码器110、111来访问存储器核101-104内的特定字线以进行读取访问和写入访问两者。在一些实施方式中，gbc 120可以包括时序控制逻辑，诸如时钟触发、自时序脉冲宽度控制和用于时钟信号生成的锁存。gbc 120还可以包括操作模式判决逻辑(其可以确定读取模式或写入模式)、用于数据信号和控制信号的输入信号锁
存以及睡眠和上电逻辑等。
36.局部存储体控制器125、126中的每个局部存储体控制器可以包括地址预解码的扩展以及用于将全局信号解码和驱动到gio 121-124中的每个gio中的扩展。看向lren信号lren《0》-《3》，每个lren信号在gbc 120处被接收，并且用于生成针对gio 121-124中的每个gio的对应控制信号，然后来自每个位单元核101-104的数据可以通过相应的gio 121-124来进行读取和写入。gbc 120控制每个位单元核101-104的读取或写入状态。
37.行解码器110、111中的每个行解码器包括多个个体字线驱动器，这些字线驱动器由从相应的lbc 125、126输出的预解码的信号(未示出)选择。在一个示例中，存储器电路100包括时间共享存储器架构，其中可以在时钟信号的相同周期期间读取或写入核101、102，并且可以在时钟信号的相同周期期间读取或写入核103、104。在一些实施例中，根据对应的lren引脚的状态，核101-104中的每个核可以在时钟信号的相同周期期间被读取或写入。行解码器110、111中的每个行解码器包括多个可选择的字线驱动器，其中具有第一索引的字线可以被驱动。核101和102由来自行解码器110的字线驱动，并且核103和104由来自行解码器111的字线驱动。
38.现在参考图2，图2是存储器电路100的图示，但是以与图1中不同的比例被示出，以图示可以如何在半导体衬底上实现存储器电路100。图2有助于图示存储器电路100内的象限。图3是图2的分解版本，并且它省略了行解码器110、111、局部存储体控制器125、126和gbc 120。提供图3是为了便于图示图2的四个象限，具体地，图3包括顶部的两个象限(象限201、202)和底部的两个象限(象限203、204)。
39.在图2中，围绕第一象限202绘制了虚线框，第一象限202包括位单元核102和输入输出电路的集合，该集合包括局部数据路径和gio 122。象限201由包围如图3中所示的垂直的边缘205、206的部分的矩形边界限定。边缘205、206表示存储器电路100的物理边缘，并且当被构建在半导体衬底上时，边缘205、206预期会提供存储器电路100的电路与其他器件(与存储器电路100分离)的电路之间的界线。
40.象限203包括位单元核103以及输入输出电路的集合，该集合包括局部数据路径和gio 123。象限202在物理上与象限203相邻，并且象限202、203之间的界线限定一条轴线，象限202、203关于该轴线对称。在该示例中，象限202、203之间的对称轴线是x轴，x轴平行于位单元核102、103中的字线的方向。尽管象限202、203在物理上在它们相应的gio 122、123处彼此相邻，但gio 122中的电路不与gio 123中的电路电连通(communication)(即，它们电隔离)。
41.现在看向象限201、204，它们共享与象限202、203的对称关系类似的关系。具体地，象限201、204也关于水平轴线对称，该水平轴线也是平行于位单元核101、104中的字线的方向的轴线。继续图2的示例，行解码器110、111也关于将象限201和202与象限203、204分离的水平轴线对称。在该示例中，关于轴线不对称的部分是中心部分，该中心部分包括局部存储体控制器125、126和全局存储体控制120。因此，除了lbc 125、126和gbc 120之外，存储器电路100本身关于将象限201和202与象限203和204分离的水平轴线对称。
42.继续图2的示例，沿着穿过行解码器110、111中间的竖直轴线也存在对称性。竖直轴线的示例包括垂直于字线或平行于位单元核101-104内的位线的轴线。因此，行解码器110、111可以在内部关于该轴线对称，并且象限201、204可以关于相同竖直轴线与象限202、
203对称。
43.作为竖直轴线对称性的示例，象限的组件中的每个组件中的电路关于y轴对称。例如，被配置为访问位单元核101的输入输出电路207被注意，并且它在gio 121内被重复多次。输入输出电路207可以与gio 122中的任何类似电路(诸如输入输出电路208)竖直轴线对称。并且作为水平轴线对称性的示例，输入输出电路207也可以与输入输出电路209对称。并且这些仅是示例，因为电路中存在对称性。例如，位单元核102中的字线、位线和位单元关于位单元核103中的相同组件水平轴线对称，并且关于位单元核101中的相同组件竖直轴线对称。再次，对称性的例外是lbc 125、126和gbc 120，它们在该示例中可以不对称。
44.例如，gbc 120可以包括不规则形状，该不规则形状在右侧比在左侧具有更多或不同的电路，反之亦然，或者在中心线下方比在中心线上方具有更多或不同的电路，反之亦然。在一个示例中，预解码电路可能不会受益于对称性，并且因此可以以一种用于减少硅面积的目的的方式被构建在硅上，但可以不必关于x轴或y轴对称。在另一个示例中，lbc 125、126在物理上可以不与gbc 120分离，并且替代地，可以是gbc 120内的功能组件。lbc 125、126也可以被构建为用于减少硅面积的量的目的，但是不必关于x轴或y轴对称。然而，实施方式的范围不排除其中gbc 120或lbc 125、126可以关于特定轴线对称的系统。
45.图4是根据一种实施方式的示例存储器电路400的图示。图5是示例存储器电路400的分解图示，省略了行解码器410、411、lbc 125、126和gbc 120。
46.图4的实施方式在不同的架构内调整了图2的实施方式的对称原理。例如，图4的实施方式将位单元核401-404中的每个位单元核分成两个子部分。首先看向位单元核401，它被分成子部分401a和401b。对于其他位单元核402-404也是如此。首先看向位单元核401，子部分401a和401b通过局部数据路径电路装置431彼此分离。局部数据路径电路装置431内的组件的示例可以包括感测放大器、多路复用器、位线复位和预充电器件、写入驱动器等。
47.看向位单元核402，它被分成子部分402a和402b，子部分402a和402b通过局部数据路径电路装置432分离。位单元核403被分成两个子部分403a和403b，子部分403a和403b通过局部数据路径电路装置433分离。类似地，位单元核404被分成两个子部分404a和404b，子部分404a和404b通过局部数据路径电路装置434分离。局部数据路径电路装置434和局部数据路径电路装置433都与局部存储体控制器126通信。类似地，局部数据路径电路装置431和局部数据路径电路装置432都与局部存储体控制器125通信。
48.四个象限451-454中的每个象限包括相应的gio 421-424。象限451和452相对于象限454和453关于绘制的水平轴线对称，其中gio 421、422与gio 424、423在物理上相邻。例如，局部数据路径电路装置431的组件与局部数据路径电路装置434的组件水平轴线对称，局部数据路径电路装置432、433的相应组件也是如此。类似地，存储器位单元核401内的字线、位线和其他支持电路装置关于相同的轴线与存储器位单元核404内的字线、位线和其他支持电路装置水平轴线对称。位单元核402和403也是如此。此外，gio 421和gio 424水平轴线对称，并且gio 422和gio 433也是如此。
49.图4和图5的实施方式显示了关于延伸穿过gbc 120的中心的竖直轴线(y轴)的对称性。例如，行解码器410、411也可以关于该竖直轴线内部对称，尽管lbc 125、126和gbc 120可以不具有内部对称性。换句话说，并且如上所述，lbc 125、126和gbc 120可以是在内部不对称的。继续该示例，象限451可以关于象限452竖直轴线对称，并且象限454可以与象
限453竖直轴线对称。
50.图6是根据一种实施方式的存储器电路100的另一个图示。图6图示了各个象限中的输入引脚和输出引脚的布置，并且特别关注象限202、203内的输入输出引脚的一列610。更具体地，列610存在于gio 122、123内。象限201-204在图2-图3中被示出。
51.图6的示例包括列610中的输入引脚和输出引脚的两个集合——用于象限202的一个输入引脚集合和一个输出引脚集合，以及用于象限203的另一个输入引脚集合和输出引脚集合。用于象限202的输入引脚集合从索引0(例如，din[0,1])开始，用于象限202的输出引脚集合也是如此(例如，dout[0,1])。对于象限203，输入引脚集合从索引40开始(例如，din[40,41])，输出引脚集合也是如此(例如，dout[40,41])。
[0052]
由于图6示出了在左侧的列，因此为了方便起见，该示例将继续通过左侧进行。在列610与列620之间，还存在18个其他列，为便于图示，该18个其他列用省略号表示。紧邻在所示列610的左侧，存在另一个列(未示出)，该另一个列具有输出引脚集合dout[2,3]和[42,43]以及输入引脚集合din[2,3]和[42,43]。左侧最左边的列620将包括：dout[38,39]、din[38,39]、din[78,79]和dout[78,79]。右侧象限201、204包括由列630和640表示的总共二十列中的din和dout索引80-159，为了便于图示，630和640之间的列由省略号表示。因此，每个象限具有40个输入引脚和40个输出引脚，并且存储器电路100中的总引脚是160个输入和160个输出(即160个i/o)。
[0053]
当然，图6的实施方式中给出的具体数目仅是举例。事实上，图6的实施方式对应于arm rtl lren4 128x160存储器，其中128是字线的数目，并且160是i/o的数目。其他实施方式可以适当地缩放输入引脚和输出引脚的数目，并且可以采用任何寄存器传输级(rtl)或其他技术。
[0054]
图6中值得注意的是列内的引脚密度的加倍。例如，列610包括两个数据输入引脚和两个数据输出引脚。相比之下，一些其他示例系统可以在给定列中仅包括单个数据输入引脚和单个数据输出引脚。图6的实施方式的一个优点是，它可以通过使用较少的输入/输出引脚面积来减少水平维度内的半导体面积的量。
[0055]
图7是根据一种实施方式的图1-图3和图6的存储器电路100的中间列的布局和信号的图示。为了便于图示，图7省略了位单元存储器核101-104。
[0056]
图7的示例包括四个lren4信号lren《0》-《3》，它们由gbc 120从存储器电路外部接收。例如，处理器核(未示出)可以生成lren信号以控制相应象限的可访问性。写入使能(wen)信号控制存储器器件100的读取和写入。
[0057]
针对位单元存储器核101-104中的每个位单元存储器核，gbc 120还包括相应的写入时钟(wclk)和用于锁存信号中数据的相应时钟(bclk)。继续该示例，行解码器110和lbc 125对应于存储器位单元核101、102，并且行解码器111和lbc 126对应于存储器位单元核103、104。虽然这里未被示出，但是gio 121-124可以接收要被写入的数据并且可以输出被读取的数据，并且gbc 120还可以接收用于读取和写入的地址以及用于执行读取和写入的指令。
[0058]
gbc 120接收地址并且执行预解码，其中预解码的信号可以用于在行解码器110、111处选择特定的字线驱动器(未示出)。预解码的信号在图7中被示为ra_len、ra_ren、ra、rb、rc。信号ra_len和ra_ren用作核选择信号，并且确定相应的核101-104是否要被读取或
写入或者根本不被操作。信号ra、rb、rc开启由核选择信号选择的核中的特定字线驱动器。gbc 120包括用以将地址转换为适当的预解码信号、并且将该特定的预解码信号提供给对应的行解码器110、111以选择位单元存储器核101-104中的一个或多个位单元存储器核中的字线驱动器的逻辑。那些预解码的信号按原样通过lbc 125、126，或者可以被lbc 125、126修改。
[0059]
gbc 120还生成用于lbc 125、126的时钟，并且这些时钟在图7中被示为lbc_clk。信号wen是写入使能，rclk是读取时钟，并且gsen是用于控制局部数据路径中的感测放大器处的增益的感测放大器信号。
[0060]
lbc 125、126生成信号，包括感测使能信号se，以使能局部数据路径中的一个或多个感测放大器(未示出)。感测使能信号se可以是左或右，以寻址象限202、203或象限201、204中的局部数据路径。对于被标记为左或右(l或r)的其他信号也是如此，将其适当地寻址到象限202、203或象限201、204。由lbc 125、126生成的其他信号也控制局部数据路径内的组件(信号pre_n、wm、mn)。
[0061]
图7中所示的布局不同于现有j9九游会真人的解决方案中的存储体控制。例如，gbc 120控制两个不同的lbc 125、126和总共四个存储器位单元核101-104。这通过gbc 120将信号路由到lbc 125、126中的每个lbc而变得明显，其中那些信号中的一些信号是左或右，从而指示由lbc 125、126中的每个lbc服务的两个存储器位单元核中的一个存储器位单元核。相比之下，将存储体控制组件与两个或两个以下存储器位单元核相关联的其他系统不会那么复杂，并且不会在每个lbc处区分多个核，者是因为每个lbc最多只能支持单个存储器位单元核。
[0062]
在一些情况下，增加存储体控制器中晶体管的数目以服务于四个核而不是两个核的惩罚(penalty)可以小于使用两个不同的存储体控制器所导致的惩罚。因此，一些实施方式的优点是，存储器电路100、400可以包括gbc 120，与具有用于相同数目存储器位单元核的多个存储体控制器的另一系统相比，gbc 120占用更少的半导体面积，并且使用更少的动态功率并且经历更少的泄漏功率。
[0063]
此外，一些实施方式的另一个优点是，存储器电路100、400可以符合以下协议：该协议使用四个不同的使能信号和四个不同的存储器位单元核(例如，lren4)，同时在设计时间期间被视为单个宏元件。相比之下，包括少于四个存储器位单元核的一些系统可能必须在设计时间期间使用多个宏元素进行组合，以支持诸如lren4的协议。因此，一些实施方式可以简化一些设计的设计时间。
[0064]
此外，应当注意，实施方式的范围不限于诸如lren4的任何特定协议。相反，各种实施方式可以采用任何技术，来增加或减少使能信号的数目或者使用不同类型的使能信号。
[0065]
本文描述的各种实施方式可以适于在片上系统(soc)中使用。soc的示例包括在其内部具有多个处理器件的半导体芯片，包括图形处理单元(gpu)、中央处理单元(cpu)、调制解调器单元、相机单元等。在一些示例中，soc可以被包括在芯片封装内，被安装在印刷电路板上，以及被布置在诸如智能电话或平板计算机的便携式设备内。然而，实施方式的范围不限于在平板计算机或智能电话内实现的芯片，因为其他应用也是可能的。
[0066]
图8是根据一种实施方式的示例soc 800的图示。在该示例中，soc 800被实现在半导体裸片上，并且它包括多个系统组件810-890。具体地，在该示例中，soc 800包括cpu 810，cpu 810是具有四个处理器核(核0-核3)的多核通用处理器。当然，实施方式的范围不
限于任何特定数目的核，如其他实施方式可以在cpu 810中包括两个核、八个核或任何其他适当数目的核。soc 800还包括其他系统组件，诸如第一数字信号处理器(dsp)840、第二dsp 850、调制解调器830、gpu 820、视频子系统860、无线局域网(wlan)收发器870和视频前端(vfe)子系统880。
[0067]
soc 800还包括ram存储器电路890。在该示例中，ram存储器电路890可以包括对应于上面关于图1-图7描述的架构的一个或多个存储器电路。本文描述的实施方式可以适于在任何ram存储器电路中使用。例如，在该示例中，soc 800可以包括独立的ram存储器电路890，并且在诸如gpu 820、调制解调器单元130、dsp 140、150等的其他处理单元中可以存在其他ram组件。那些ram单元也可以根据上面关于图1-图7描述的架构来进行适配。
[0068]
如上所述，soc 800可以包括具有多个核0-3的cpu 810，并且那些核中的一个或多个核可以执行提供操作系统内核的功能的计算机可读代码。此外，示例操作系统内核可以包括存储器管理逻辑，存储器管理逻辑可以对各种存储器电路(诸如本文描述的ram存储器电路)执行读取和写入操作。因此，关于图1-图7和图9描述的原理可以在soc 800中进行实现，并且更具体地，图1-图7和图9中所示的电路和方法可以在soc 800或其他芯片中进行实现，以提供存储器读取和写入功能。例如，具有存储器管理逻辑的操作系统内核可以生成图1和图7中描述的信号，诸如lren、wclk等，以执行读取或写入操作。
[0069]
根据一种实施方式，图9中图示了执行读取和写入的示例方法900的流程图。在一个示例中，方法900由图1-图7中所示的存储器电路中的任何存储器电路执行。在一些示例中，在cpu或gpu内部或外部的存储器管理单元包括处理电路装置，该处理电路装置执行计算机可读指令，以通过控制gbc(例如，图1和图4的gbc 120)来对ram存储器电路执行读取或写入操作。例如，cpu或gpu中的逻辑可以向gbc发送地址和控制信号，以使gbc读取或写入数据。控制信号的示例可以包括左右使能信号，诸如可以符合lren4。
[0070]
在动作910处，方法包括执行第一读取或写入操作。动作910可以包括接收指向多个象限中的第一象限的第一使能信号。在图1-图3的示例中，第一使能信号可以包括lren《0》，lren《0》由在象限202处的gio 122接收。虽然使能信号可以由gio 122接收，但它可以被传递到诸如gbc 120的存储体控制组件。
[0071]
动作910还可以包括在写入操作的情况下接收地址信号和数据。例如，地址信号可以指示数据应当被保存到的特定地址。存储体控制器可以预解码地址信号，以基于预解码的信号来选择象限的存储器位单元核中的一个或多个字线驱动器。
[0072]
在一些示例中，动作910可以包括在读取操作的情况下接收地址信号。再次，存储体控制电路可以预解码地址信号，以基于预解码的信号来选择象限的存储器位单元核中的一个或多个字线驱动器。
[0073]
在动作920处，方法包括执行第二读取或写入操作。动作920可以包括接收指向多个象限中的第二象限的第二使能信号。在图1-图3的示例中，第二使能信号可以包括lren《1-3》中的任何，对应于相应象限203、201和204中的任何象限。
[0074]
与动作910一样，动作920可以包括：接收地址信号和控制信号，预解码那些地址信号，以及通过选择象限(该象限由特定使能信号选择)内的存储器位单元核内的一个或多个字线驱动器来读取或写入数据。
[0075]
实施方式的范围不限于图9中所示的特定动作。相反，其他实施方式可以添加、省
略、重新布置或修改一个或多个动作。在一个示例中，动作910和920可以在时间上重叠，因为存储器电路100、400可以在多个象限中同时执行读取和写入操作。因此，可以针对第一象限执行动作910，同时可以针对第二象限执行动作920。事实上，通过同时利用四个象限，存储器电路100、400的架构可以允许同时执行多达四个读取/写入操作。然而，不要求在任何特定时钟周期期间必须读取或写入任何特定数目的象限。
[0076]
此外，实施方式可以在象限中的一些象限中在每个时钟周期或在至少后续非连续周期中重复动作910和/或920。换句话说，方法900可以包括在特定时钟周期期间读取或写入任何一个或多个象限，然后在下一个时钟周期期间读取或写入任何一个或多个象限，等等。方法900的动作可以适当地被执行多次，以读取或写入所请求的数据。当字线被驱动时，它允许从存储器读取数据的字节，其中该数据的字节被写入到存储器电路中的物理位置，或者从存储器电路中的物理位置读取，该物理位置对应于cpu、gpu或其他处理器件已知的逻辑位置。多个时钟周期可以用于读取或写入多个字节的数据，其中针对读取或写入请求的大小适当地使用尽可能多的时钟周期，并且这对于象限中的每个象限都是如此。
[0077]
示例实施例
[0078]
实施例1.一种半导体器件，包括：
[0079]
存储器电路，所述存储器电路具有多个象限，所述多个象限被布置在所述存储器电路的拐角处并且围绕存储体控制组件；
[0080]
其中所述多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，所述输入输出电路的第一集合被配置为访问所述第一位单元核，所述第一象限由包围所述存储器电路的两个垂直的边缘的部分的矩形边界限定；
[0081]
其中所述多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，所述输入输出电路的第二集合被配置为访问所述第二位单元核，所述第二象限与所述第一象限相邻，其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称。
[0082]
实施例2.根据实施例1所述的半导体器件，其中所述界线平行于所述第一位单元核中的字线的方向。
[0083]
实施例3.根据实施例1或实施例2所述的半导体器件，还包括：
[0084]
所述多个象限中的第三象限，所述第三象限包括第三位单元核和输入输出电路的第三集合，所述输入输出电路的第三集合被配置为访问所述第三位单元核，所述第三象限沿第二轴线与所述第一象限对称，所述第二轴线垂直于所述第一位单元核中的字线的方向。
[0085]
实施例4.根据实施例3所述的半导体器件，还包括：
[0086]
行解码器，被放置在所述第一象限与所述第三象限之间，并且与所述存储体控制组件相邻。
[0087]
实施例5.根据实施例3或实施例4所述的半导体器件，还包括：
[0088]
所述多个象限中的第四象限，所述第四象限包括第四位单元核和输入输出电路的第四集合，所述输入输出电路的第四集合被配置为访问所述第四位单元核，所述第四象限与所述第三象限相邻，并且沿所述第一轴线与所述第三象限对称。
[0089]
实施例6.根据实施例5所述的半导体器件，还包括：
[0090]
行解码器，被放置在所述第二象限与所述第四象限之间，并且与所述存储体控制组件相邻。
[0091]
实施例7.根据前述实施例中任一项所述的半导体器件，其中所述输入输出电路的第一集合和所述输入输出电路的第二集合在所述半导体器件中彼此相邻布局，此外，其中所述输入输出电路的第一集合与所述输入输出电路的第二集合电隔离。
[0092]
实施例8.根据前述实施例中任一项所述的半导体器件，其中所述第一象限还包括：
[0093]
附加位单元核，所述附加位单元核通过被配置为访问所述附加位单元核的感测放大器的集合与所述第一位单元核分离。
[0094]
实施例9.根据前述实施例中任一项所述的半导体器件，其中所述存储体控制组件包括预解码电路装置，所述预解码电路装置被配置为访问所述多个象限中的每个象限。
[0095]
实施例10.根据前述实施例中任一项所述的半导体器件，其中所述存储器电路与来自所述存储器电路外部的四个左右使能信号通信。
[0096]
实施例11.一种操作半导体器件的方法，所述方法包括：
[0097]
对存储器电路执行输入输出操作，包括接收指向多个象限中的第一象限的使能信号，所述多个象限被布置在所述存储器电路的拐角处并且围绕存储体控制组件；
[0098]
其中所述多个象限中的所述第一象限包括第一位单元核和输入输出电路的第一集合，所述输入输出电路的第一集合被配置为访问所述第一位单元核，所述第一象限由包围所述存储器电路的两个垂直的边缘的部分的矩形边界限定；
[0099]
其中所述多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，所述输入输出电路的第二集合被配置为访问所述第二位单元核，所述第二象限与所述第一象限相邻，其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称；
[0100]
其中对所述存储器电路执行所述输入输出操作包括：在所述存储体控制组件处执行预解码，以及根据所述预解码来激活行解码器中的字线驱动器。
[0101]
实施例12.根据实施例11所述的方法，还包括：
[0102]
其中所述输入输出操作包括读取操作或写入操作。
[0103]
实施例13.根据实施例11或实施例12所述的方法，还包括：
[0104]
在所述第二位单元核处执行附加的输入输出操作。
[0105]
实施例14.根据实施例11至13中任一项所述的方法，还包括第三象限，其中所述第三象限包括第三位单元核和输入输出电路的第三集合，所述输入输出电路的第三集合被配置为访问所述第三位单元核，所述第三象限通过所述行解码器与所述第一象限分离，其中第二轴线垂直于所述第一轴线，并且其中所述第一象限和所述第三象限关于所述第二轴线对称。
[0106]
实施例15.根据实施例14所述的方法，还包括：
[0107]
在所述第三位单元核处执行附加的输入输出操作。
[0108]
实施例16.根据实施例15所述的方法，其中所述输入输出操作和所述附加的输入输出操作被同时执行。
[0109]
实施例17.根据实施例15所述的方法，其中执行所述附加的输入输出操作包括：
[0110]
接收指向所述第三象限的附加使能信号。
[0111]
实施例18.根据实施例15所述的方法，其中执行所述附加的输入输出操作包括：
[0112]
根据所述预解码，激活所述行解码器中的所述字线驱动器。
[0113]
实施例19.一种片上系统(soc)，包括：
[0114]
随机存取存储器(ram)器件，包括多个象限，所述多个象限被布置在所述ram器件的矩形形状的拐角周围；
[0115]
其中所述多个象限中的第一象限由包围所述ram器件的两个垂直的边缘的部分的第一边界限定；
[0116]
其中所述多个象限中的第二象限关于所述第一象限水平轴线对称；并且
[0117]
其中所述多个象限中的第三象限关于所述第一象限竖直轴线对称。
[0118]
实施例20.根据实施例19所述的soc，还包括存储体控制器件，所述多个象限中的每个象限共用所述存储体控制器件，其中所述存储体控制器件在内部不对称。
[0119]
实施例21.根据实施例19或实施例20所述的soc，其中所述第一象限包括第一位单元核和输入输出电路的第一集合。
[0120]
实施例22.根据实施例19至21中任一项所述的soc，其中所述第二象限与所述第一象限相邻，并且其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称。
[0121]
实施例23.根据实施例19至22中任一项所述的soc，其中所述第一象限和所述第三象限通过具有多个字线驱动器的行解码器被分离，其中所述第一象限和所述第三象限关于平分所述行解码器的竖直轴线对称。
[0122]
实施例24.根据实施例19至23中任一项所述的soc，其中所述多个象限中的第四象限关于所述第三象限水平轴线对称。
[0123]
实施例25.根据实施例24所述的soc，其中所述第四象限与所述第二象限通过行解码器被分离，其中所述第二象限和所述第四象限关于平分所述行解码器的竖直轴线对称。
[0124]
实施例26.一种片上系统(soc)，包括：
[0125]
存储器电路，所述存储器电路具有多个象限，所述多个象限被布置在所述存储器电路的拐角处并且围绕用于预解码地址信号的部件；
[0126]
其中所述多个象限中的第一象限包括输入输出电路的第一集合和用于存储数据的第一部件，所述输入输出电路的第一集合被配置为访问所述第一数据存储部件，所述第一象限由包围所述存储器电路的两个垂直的边缘的部分的矩形边界限定；
[0127]
其中所述多个象限中的第二象限包括输入输出电路的第二集合和用于存储数据的第二部件，所述输入输出电路的第二集合被配置为访问所述第二数据存储部件，其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称。
[0128]
实施例27.根据实施例26所述的soc，其中所述第一数据存储部件包括具有第一多个存储器元件的第一位单元核。
[0129]
实施例28.根据实施例26或实施例27所述的soc，其中所述第二数据存储部件包括具有第二多个存储器元件的第二位单元核。
[0130]
实施例29.根据实施例26至28中任一项所述的soc，其中所述用于预解码地址信号
的部件包括与所述象限中的每个象限通信的全局存储体控制器。
[0131]
实施例30.根据实施例29所述的soc，其中所述全局存储体控制器是在内部不对称。
[0132]
实施例31.根据实施例26至30中任一项所述的soc，其中所述多个象限中的第三象限包括输入输出电路的第三集合和用于存储数据的第三部件，所述输入输出电路的第三集合被配置为访问所述第三数据存储部件，其中所述第一象限和所述第三象限关于第二轴线对称，所述第二轴线将放置在所述第一象限与所述第三象限之间的行解码器平分。
[0133]
实施例32.根据实施例31所述的soc，其中所述第二轴线垂直于所述第一象限中的字线的方向。
[0134]
实施例33.根据实施例26至32中任一项所述的soc，其中所述第一轴线平行于所述第一象限中的字线的方向。
[0135]
实施例34.根据实施例26至33中任一项所述的soc，其中所述输入输出电路的第一集合和所述输入输出电路的第二集合在所述soc中被彼此相邻地布局，此外，其中所述输入输出电路的第一集合与所述输入输出电路的第二集合电隔离。
[0136]
实施例35.根据实施例26至34中任一项所述的soc，其中所述存储器电路与来自所述存储器电路外部的四个左右使能信号通信。
[0137]
实施例36.根据实施例26至34中任一项所述的soc，其中所述第一象限具有被布置成多列的输入引脚和输出引脚，每列具有两个输入引脚和两个输出引脚。
[0138]
实施例37.一种半导体器件，包括：
[0139]
存储器电路，所述存储器电路具有多个象限，所述多个象限被布置在所述存储器电路的拐角处并且围绕存储体控制组件；
[0140]
其中所述多个象限中的第一象限包括第一位单元核，所述第一象限由包围所述存储器电路的两个垂直的边缘的部分的矩形边界限定；
[0141]
其中所述多个象限中的第二象限包括第二位单元核，所述第二象限与所述第一象限相邻，其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称。
[0142]
实施例38.根据实施例1所述的半导体器件，其中所述界线平行于所述第一位单元核中的字线的方向。
[0143]
实施例39.根据实施例1或实施例2所述的半导体器件，还包括：
[0144]
所述多个象限中的第三象限，所述第三象限包括第三位单元核，所述第三象限沿第二轴线与所述第一象限对称，所述第二轴线垂直于所述第一位单元核中的字线的方向。
[0145]
实施例40.根据实施例39所述的半导体器件，还包括：
[0146]
行解码器，被放置在所述第一象限与所述第三象限之间，并且与所述存储体控制组件相邻。
[0147]
实施例41.根据实施例39或实施例40所述的半导体器件，还包括：
[0148]
所述多个象限中的第四象限，所述第四象限包括第四位单元核，所述第四象限与所述第三象限相邻，并且沿所述第一轴线与所述第三象限对称。
[0149]
如本领域技术人员现在将理解的，并且取决于手头的特定应用，可以在不脱离本公开的精神和范围的情况下，对本公开的材料、装置、配置和设备的使用方法进行许多修
改、替换和变化。鉴于此，本公开的范围不应当限于本文所示和描述的特定实施方式的范围(因为它们仅作为本公开的一些示例)，而是应当与所附权利要求及其功能等同物的范围完全相称。