改进的掩模rom装置
1.相关申请的交叉引用
2.本技术要求于2022年1月12日提交的、申请号为102022000000383的意大利专利申请的优先权，该意大利专利申请的全部公开内容通过引用并入本文。
技术领域
3.本发明总体上涉及存储器装置的领域。具体地，本发明涉及一种固态存储器装置。更具体地，本发明涉及一种改进的掩模rom(“只读存储器”)装置。
背景技术：
4.rom装置是能够在其工作寿命内不作任何改变地存储信息，即当电力的供应被切断时不丢失所存储的信息的存储器装置。
5.rom装置主要分为掩模rom装置和可编程rom装置。
6.具体参照掩模rom装置，掩模rom装置是在制造期间经掩模编程以存储不可修改的数据或程序指令集的存储器装置。
7.典型的掩模rom装置包括以多行存储器单元和多列存储器单元来布置的多个存储器单元、每条字线与相应行的存储器单元相关联的多条字线以及每条位线与相应列的存储器单元相关联的多条位线，存储器单元通常布置在字线与位线的交叉处。
8.在典型的掩模rom装置中，存储器单元在制造期间是可编程的，以将逻辑值存储在每一个存储器单元中。作为单晶体管存储器单元的传统存储器单元通常包括mos晶体管，例如nmos晶体管，其具有电联接到各个字线的栅极端子、源极端子和漏极端子。每个存储器单元的mos晶体管的漏极端子或源极端子的联接状态确定存储在存储器单元中的逻辑值，或者等效地确定存储器单元被编程的逻辑值。
9.根据已知的实施方案，存储器单元的mos晶体管的漏极端子电联接到相应位线，并且存储器单元的mos晶体管的源极端子可以是电浮置的，其对应于在该存储器单元的读取操作期间被读取的第一逻辑值(例如逻辑值“0”)，或者存储器单元的mos晶体管的源极端子可以电联接到接地线或地面线，其对应于在该存储器单元的读取操作期间被读取的第二逻辑值(例如逻辑值“1”)。诸如触点和/或通孔的电连接通常被形成为从源极端子到接地线，通过从源极端子与接地线之间的多个电介质和导电层，以便实现相应电联接。
技术实现要素：
10.传统的掩模rom装置无法满足于需要高度集成和/或待存储的大量数据的应用。
11.这主要是因为每个存储器单元能够存储的逻辑值都是1位逻辑值。
12.此外，将传统的掩模rom装置集成到存储器系统中可能产生问题。仅作为示例，考虑包括掩模rom装置和例如三维(“3d”)nand闪速存储器装置的另一类型的存储器装置的存储器系统，掩模rom装置编程显著影响三维nand闪速存储器装置的制造。
13.例如，在需要将掩模rom装置的存储器单元形成为三维nand闪速存储器装置的“单
元下层外围”(periphery under cell，puc)结构的情况下，掩模rom装置编程，特别是为了提供掩模rom装置的编程而在整个存储器系统中形成的电连接，可能影响存储器系统的制造。
14.三维nand闪速存储器装置通常会产生诸如触点和/或通孔的较大面积的电连接，这对在整个存储器系统中制造额外的专用电连接以执行掩模rom装置编程造成了限制布局约束。这在面积效率方面是不利的。
15.此外，掩模rom装置编程以及因此实现掩模rom装置编程的相应电连接的布局实际上取决于待存储在掩模rom装置中的信息，因此三维nand闪速存储器系统的制造必须根据其下方的掩模rom装置的电连接的布局进行调整。这在制造效率方面是不利的，因为制造相同的三维nand闪速存储器系统可能需要对光掩模组(photomask set)进行多次改变。
16.此外，在后期制造阶段，并且特别是在制造三维nand闪速存储器系统之后，不允许改变掩模rom装置编程。这在制造效率方面也是不利的，因为排除了校正随后发现的掩模rom装置编程错误的可能性。
17.而且，掩模rom装置布局受到存储器系统外围电路生成的电干扰的显著影响：因为puc结构上层通常用于诸如时钟信号的电源信号和噪声信号，所以诸如字线和位线的干扰敏感线将设置在puc结构下层，由此掩模rom装置的电连接必须设置在puc结构上层。
18.为了解决上述问题，已设计出一种掩模rom装置，其中每个存储器单元能够存储2位逻辑值，并且可以容易地集成到存储器系统中。
19.在实施例中阐述本发明的一个或多个方面，并且在另外的实施例中指出同一发明的有利特征，其措辞以引用的方式逐字包含在本文中，其中任何有利特征都是参照本发明的比照适用于任何其他方面的特定方面而提供的。
20.更具体地，本发明的一方面涉及一种掩模只读存储器装置。掩模只读存储器装置包括多个存储器单元，多个存储器单元是单晶体管存储器单元，并且被布置为多行存储器单元和多列存储器单元。掩模只读存储器装置包括多条字线，每条字线与多个存储器单元中的相应行的存储器单元相关联。掩模只读存储器装置包括多条位线，每条位线与多个存储器单元中的相应列的存储器单元相关联。掩模只读存储器装置包括固定地提供接地电位的接地线。掩模只读存储器装置包括多条第一参考线，每条第一参考线在读取操作的第一读取阶段选择性地提供第一参考电位并且在读取操作的第二读取阶段提供高于第一参考电位的第二参考电位。掩模只读存储器装置包括多条第二参考线，每条第二参考线在第一读取阶段选择性地提供第二参考电位并且在第二读取阶段选择性地提供第一参考电位。每个存储器单元包括mos晶体管，mos晶体管具有电联接到相应字线的栅极端子、电联接到相应位线的漏极端子以及源极端子。源极端子电浮置或电联接到相应第一参考线、相应第二参考线和接地线之中的一个，由此在该存储器单元的读取操作期间分别读取第一逻辑值、第二逻辑值、第三逻辑值或第四逻辑值。
21.根据实施例，其特征可以是任何先前特征的附加或替代，多条第一参考线和多条第二参考线之中的至少一条参考线由相邻列的存储器单元共享。
22.根据实施例，其特征可以是任何先前特征的附加或替代，每条第一参考线由相应的第一对相邻列的存储器单元共享。
23.根据实施例，其特征可以是任何先前特征的附加或替代，每条第二参考线由不同
于但相邻于相应第一对相邻列的存储器单元的相应第二对相邻列的存储器单元共享。
24.根据实施例，其特征可以是任何先前特征的附加或替代，掩模只读存储器装置包括用于在读取操作期间选择与待读取的存储器单元相关联的位线的位线选择电路，位线选择电路被配置成在读取操作期间使每条未选择的位线电浮置。
25.根据实施例，其特征可以是任何先前特征的附加或替代，多条第一参考线和多条第二参考线包括针对每列的存储器单元的一对第一参考线和第二参考线。
26.根据实施例，其特征可以是任何先前特征的附加或替代，掩模只读存储器装置包括用于利用第一参考电位和第二参考电位来驱动多条第一参考线和多条第二参考线的驱动装置。
27.根据实施例，其特征可以是任何先前特征的附加或替代，驱动装置包括cmos反相器或nmos反相器。
28.根据实施例，其特征可以是任何先前特征的附加或替代，第一参考电位为接地电位。
29.本发明的另一方面涉及一种存储器系统，该存储器系统包括以上的掩模只读存储器装置或更多。
30.根据实施例，其特征可以是任何先前特征的附加或替代，存储器系统包括三维nand闪速存储器装置。
31.根据实施例，其特征可以是任何先前特征的附加或替代，掩模只读存储器装置的多个存储器单元形成三维nand闪速存储器装置的单元下层外围结构。
32.根据实施例，其特征可以是任何先前特征的附加或替代，第一参考线和第二参考线之间的至少一个，优选地为两个，由存储器系统的最上层金属层形成。
33.根据实施例，其特征可以是任何先前特征的附加或替代，每个mos晶体管的源极端子通过由存储器系统的最上层金属层形成的相应电联接，被电联接到第一参考线、第二参考线和接地线之中的一个。
34.本发明的另一方面涉及一种电子系统，电子系统包括在以上的掩模只读存储器装置(或更多)和以上的存储器系统(或更多)之间的至少一个。
35.本发明的另一方面涉及一种掩模只读存储器装置。掩模只读存储器装置包括单晶体管存储器单元的阵列，每个单晶体管存储器单元具有联接到字线的栅极和联接到位线的漏极以及被配置成执行从阵列读取数据的读取操作的控制电路。该阵列由分别具有第一至第四源极并分别表示第一至第四数据的第一至第四存储器单元中的至少一个配置。第一源极和第二源极分别联接到第一参考线和第二参考线。第三源极浮置。第四源极接地。读取操作包括：向字线和位线施加操作电压，并且在第一阶段将第一电压和第二电压施加到相应的第一参考线和第二参考线，并且然后与之相反，在第二阶段将第二电压和第一电压施加到相应的第一参考线和第二参考线，以检查在第一阶段和第二阶段的每一个中是否有电流在位线上流动，从而识别第一至第四数据中的一个。
附图说明
36.本发明的这些和其他特征和优点将通过以下对其一些非限制性实施例的具体实施例而变得明显；为了更好地理解，应当参照附图阅读以下说明，其中：
37.图1a示意性地示出了根据本发明的实施例的掩模rom装置；
38.图1b和图1c分别示出了根据本发明的实施例的图1a的掩模rom装置的处于第一读取阶段和第二读取阶段的存储器单元；
39.图1d示出了根据本发明的实施例的图1a的掩模rom装置的处于联接状态的存储器单元的子集的电路图；
40.图1e示出了根据本发明的实施例的掩模rom装置的驱动装置；
41.图2a示意性地示出了根据本发明的另一实施例的掩模rom装置；
42.图2b示出了根据本发明的实施例的图2a的掩模rom装置的处于联接状态的存储器单元的子集的电路图；
43.图3a示出了根据本发明的实施例的存储器系统的简化截面图；
44.图3b示出了根据本发明的实施例的处于联接状态的图3a的存储器系统的简化平面图，并且
45.图4示出了根据本发明的实施例的电子设备的简化框图。
具体实施方式
46.图1a示意性地示出了根据本发明的实施例的掩模rom(“只读存储器”)装置100，即，在制造期间经掩模编程以存储不可修改的数据或程序指令集的存储器装置。
47.在下文中，当术语“根据实施例”引入一个或多个特征时，除非另有说明和/或除非特征组合之中存在明显的不相容性，否则这些特征将被解释为针对先前引入的任意特征的附加或替代特征。
48.在下文中，将仅示出和讨论被认为与理解本发明相关的元件和操作，而为了简洁起见有意省略了其他公知的元件和操作。
49.根据实施例，掩模rom装置100包括多个存储器单元105
m,n
(m＝1、2、
……
、m，n＝1、2、
……
、n)。根据实施例，存储器单元105
m,n
在制造期间是可编程的，以将多个逻辑值之中的一个逻辑值存储到每个存储器单元中。
50.根据实施例，存储器单元105
m,n
以多行存储器单元和多列存储器单元来布置，存储器单元105
m,n
的行和列布置定义了存储器矩阵或存储器阵列。根据实施例，存储器单元105
m,n
被布置在m行的存储器单元和n列的存储器单元中。
51.根据实施例，掩模rom装置100包括每条字线与相应行的存储器单元相关联的多条字线wlm和每条位线与相应列的存储器单元相关联的多条位线bln，存储器单元105
m,n
布置在例如字线wlm与位线bln的交叉点处。仅作为示例，存储器单元105
1，1
与字线wl1和位线bl1的交叉点处相关联，即存储器单元105
1，1
被布置在字线wl1与位线bl1的交叉点处，存储器单元105
1，2
与字线wl1和位线bl2的交叉点处相关联，即存储器单元105
1，2
被布置在字线wl1和位线bl2的交叉点处，存储器单元105
1，3
与字线wl1和位线bl3的交叉点处相关联，即存储器单元105
1，3
被布置在字线wl1和位线bl3的交叉点处，存储器单元105
1，4
与字线wl1和位线bl4的交叉点处相关联，即存储器单元105
1，4
被布置在字线wl1和位线bl4的交叉点处，并且存储器单元105
1，n
与字线wl1和位线bln的交叉点处相关联，即存储器单元105
1，n
被布置在字线wl1和位线bln的交叉点处。
52.根据实施例，掩模rom装置100包括用于根据行地址在多条字线wlm之中选择一条
或多条字线的字线选择电路110。
53.根据实施例，掩模rom装置100包括用于根据列地址在多条位线bln之中选择一条或多条位线的位线选择电路115。
54.根据实施例，每对所选择的字线和位线标识多个存储器单元105m，n中的相应的所选择的存储器单元。
55.根据实施例，掩模rom装置100包括用于读取所选择的存储器单元105
m，n
中的逻辑值，即读取存储在所选择的存储器单元105
m，n
中的逻辑值的读取电路120。
56.根据实施例，读取电路120被配置成根据流经与所选择的存储器单元105
m,n
相关联的位线bln的电流来读取所选择的存储器单元105
m，n
的逻辑值。
57.根据实施例，掩模rom装置100包括被配置成控制掩模rom装置100的整体操作的控制逻辑单元125。如附图中由各个箭头连接概念性表示的，控制逻辑单元125可以被配置成向字线选择电路110提供行地址，向位线选择电路115提供列地址，接收正在由读取电路120读取的逻辑值，并且控制驱动装置(如下文所讨论的)。
58.根据实施例，掩模rom装置100包括固定地提供接地(或地面)电位的接地线gl。根据实施例，如在电子电路中通常所示，接地电位可以被设置为0v。
59.根据实施例，掩模rom装置100包括多条参考线rl
a，n
。根据实施例，每条参考线rl
a，n
与相应的一列(第n列)存储器单元相关联。在该实施例中，参考线rl
a，1
与一列存储器单元105
1，1-105
m，1
(即，n＝1)相关联，参考线rl
a，2
与一列存储器单元105
1，2-105
m，2
(即，n＝2)相关联，参考线rl
a，3
与一列存储器单元105
1，3-105
m，3
(即，n＝3)相关联，参考线rl
a，4
与一列存储器单元105
1，4-105
m，4
(即，n＝4)相关联，参考线rl
a，1
与一列存储器单元105
1，n-105
m，n
(即，n＝n)相关联。
60.根据实施例，每条参考线rl
a，n
选择性地提供第一参考电位v
x
或第二参考电位vy。根据实施例，第二参考电位vy高于第一参考电位v
x
，这就是将第一参考电位v
x
和第二参考电位vy分别称为低电位v
x
和高电位vy的原因。
61.根据实施例，如下文在讨论掩模rom装置100的驱动布置时详述的，低电位v
x
等于或者几乎或基本等于接地电位。
62.根据实施例，如下文在讨论掩模rom装置100的驱动布置时详述的，高电位vy等于或几乎等于向掩模rom装置100供应电力的电源电位v
dd
。
63.根据实施例，掩模rom装置100包括多条其他参考线rl
b，n
。根据实施例，每条参考线rl
b，n
与相应存储器单元的(第n)列相关联。在该实施例中，参考线rl
b，1
与一列存储器单元105
1，1-105
m，1
(即，n＝1)相关联，参考线rl
b，2
与一列存储器单元105
1，2-105
m，2
(即，n＝2)相关联，参考线rl
b，3
与一列存储器单元105
1，3-105
m，3
(即，n＝3)相关联，参考线rl
b，4
与一列存储器单元105
1，4-105
m，4
(即，n＝4)相关联，参考线rl
b，n
与一列存储器单元105
1，n-105
m，n
(即，n＝n)相关联。
64.根据实施例，每条参考线rl
b，n
选择性地提供低电位v
x
或高电位vy。
65.根据实施例，掩模rom装置100包括用于利用低电位v
x
和高电位vy驱动参考线rl
a，n
、rl
b，n
的驱动装置130。
66.根据实施例，如附图中通过控制逻辑单元125与驱动装置130之间的箭头连接概念性地示出的，驱动装置130在控制逻辑单元125的控制下进行操作。
67.驱动装置130在图中概念性地示出为开关装置，开关装置选择性地将每条参考线rl
a，n
、rl
b，n
联接到提供低电位v
x
的参考电端子或联接到提供高电位vy的参考电端子。然而，驱动装置130的实际实施方案并不限于本发明。
68.仅作为实际实施方案的示例，针对每条参考线rl
a，n
、rl
b，n
或针对参考线rl
a，n
、rl
b，n
中的每一组，驱动装置130可以包括cmos反相器pn1和cmos缓冲器pn2(如图1e的左图所示)或其他类型的驱动器，cmos反相器pn1和cmos缓冲器pn2都在电源电位v
dd
和接地电位之间供电。cmos反相器pn1具有电联接到参考线rl
a，n
的输出端子，并且cmos缓冲器pn2具有电联接到参考线rl
b，n
的输出端子。根据实施例，每个cmos反相器pn1可以被配置成根据例如由控制逻辑单元125在cmos反相器pn1的输入端子提供的相应控制信号s，利用接地电位或电源电位选择性地驱动参考线rl
a，n
。根据实施例，每个cmos缓冲器pn2可以被配置成根据在cmos缓冲器pn2的输入端子提供的相应控制信号利用电源电位或接地电位选择性地驱动参考线rl
b，n
。在该实际实施方案中，电联接到cmos反相器pn1的电源电位v
dd
的pmos晶体管用作由低逻辑电平的控制信号s启用的上拉晶体管(pull-up transistor)，由此高电位vy等于电源电位v
dd
。在该实际实施方案中，电联接到cmos反相器pn1的接地电位的nmos晶体管用作由高逻辑电平的控制信号s启用的下拉晶体管(pull-down transistor)，由此低电位v
x
等于接地电位。类似地，电联接到cmos反相器pn2的电源电位v
dd
的pmos晶体管用作由低逻辑电平的控制信号启用的上拉晶体管，由此高电位vy等于电源电位v
dd
。在该实际实施方案中，电联接到cmos反相器pn2的接地电位的nmos晶体管用作由高逻辑电平的控制信号启用的下拉晶体管，由此低电位v
x
等于接地电位。
69.仅作为实际实施方案的另一示例，针对每条参考线rl
a，n
、rlb，n或针对参考线rl
a，n
、rl
b，n
中的每一组，驱动装置130可以包括nmos-nmos反相器nn1和nmos-nmos缓冲器nn2(如图1e的右图所示)或其他类型的驱动器，nmos-nmos反相器nn1和nmos-nmos缓冲器nn2或其他类型的驱动器中的每一个都在电源电位v
dd
和接地电位之间供电。nmos-nmos反相器nn1具有电联接到参考线rl
a，n
的输出端子，并且nmos-nmos缓冲器nn2具有电联接到参考线rl
b，n
的输出端子。根据实施例，每个nmos-nmos反相器nn1包括电联接到接地电位并用作由控制信号s启用的下拉晶体管的nmos晶体管和电联接到电源电位vdd并用作由控制信号启用的上拉晶体管的nmos晶体管。根据实施例，控制信号是控制信号s的取反版本。根据实施例，每个nmos-nmos反相器nn1可以被配置成根据例如由控制逻辑单元125分别在nmos-nmos反相器nn1的下拉晶体管和上拉晶体管的输入端子(例如栅极端子)提供的相应控制信号s、，利用接地电位(低逻辑电平)或利用电源电位v
dd
减去nmos晶体管的阈值电位(高逻辑电平)选择性地驱动参考线rl
a，n
。
70.另外，每个nmos-nmos缓冲器nn2包括电联接到接地电位并用作由控制信号启用的下拉晶体管的nmos晶体管和电联接到电源电位v
dd
并用作由控制信号s启用的上拉晶体管的nmos晶体管。根据实施例，每个nmos-nmos缓冲器nn2可以被配置成根据分别在nmos-nmos缓冲器nn2的下拉晶体管和上拉晶体管的输入端子(例如栅极端子)提供的相应控制信号s、，利用电源电位v
dd
减去nmos晶体管的阈值电位(高逻辑电平)或者利用接地电位(低逻辑电平)选择性地驱动参考线rl
b，n
。
71.在该实际实施方案中，低电位v
x
等于接地电位，并且高电位vy基本上等于电源电位v
dd
，即电源电位减去阈值电位。关于驱动装置130的cmos反相器和cmos缓冲器实施方案，驱动装置130的nmos-nmos反相器和nmos-nmos缓冲器实施方案允许在不损害所选择的存储器单元105
m，n
的读取操作的情况下实现功耗的显著降低。而且，与驱动装置130的cmos反相器和cmos缓冲器实施方案相比，nmos-nmos反相器和nmos-nmos缓冲器实施方案因为不需要单独的n个阱而在面积占用方面更有效。
72.如下面更好地讨论的，在所选择的存储器单元105
m，n
的读取操作期间，相应参考线rl
a，n
在读取操作的第一读取阶段提供低电位v
x
并在读取操作的第二读取阶段提供高电位vy，并且相应参考线rl
b，n
在读取操作的第一读取阶段提供高电位vy并在读取操作的第二读取阶段提供低电位v
x
。也就是说，将低电位v
x
视为低逻辑电平(“0”)，将高电位vy视为高逻辑电平(“1”)，在所选择的存储器单元105
m，n
的读取操作期间，相应参考线rl
a，n
、rl
b，n
在第一读取阶段分别被设置为低逻辑电平和高逻辑电平，并且在第二读取阶段被设置为高逻辑电平和逻辑低电平。
73.再参照图1b和图1c，其分别示出了根据本发明的实施例的掩模rom装置的处于第一读取阶段和第二读取阶段的存储器单元105
m，n
。
74.根据实施例，每个存储器单元105
m，n
是单晶体管存储器单元。
75.根据实施例，每个存储器单元105
m，n
包括mos晶体管，例如nmos晶体管，mos晶体管具有电联接到(例如，电连接到)各个字线wlm的栅极端子、电联接到(例如，电连接到)各个位线bln的漏极端子以及源极端子。如下文所述，每个存储器单元105
m，n
的mos晶体管的源极端子的(经掩模编程)联接情况或联接状态确定存储在存储器单元105
m，n
中的逻辑值，或者等效地确定存储器单元105
m，n
被编程的逻辑值。图1b和图1c中的附图标记(i)至(iv)表示不同且相互替代的联接状态，将在下面对此进行讨论。
76.根据实施例，存储器单元105
m，n
的mos晶体管的源极端子可以电浮置(联接状态(i))，或电联接到相应参考线rl
a，n
(联接状态(ii))、相应参考线rl
b，n
(联接状态(iii))和接地线gl(联接状态(iv))之中的一个，由此在该存储器单元105
m，n
的读取操作期间读取各个逻辑值。例如，当mos晶体管的源极端子电浮置或mos晶体管的源极端子接收到高电位vy时，所选择的mos晶体管可能基本上经历不允许电流流过的第一导电条件，或者例如，当mos晶体管的源极端子电联接到接地线gl时或当mos晶体管的源极端子接收低电位v
x
时，所选择的mos晶体管可能基本上经历允许电流流过的第二导电条件。出于本公开的目的，所选择的mos晶体管的第一导电条件和第二导电条件通常分别与存储在所选择的mos晶体管中的低逻辑电平和高逻辑电平相关联。
77.根据实施例，当存储器单元105
m，n
的mos晶体管的源极端子电浮置时(联接状态(i))，在第一和第二读取阶段都读取到低逻辑电平，由此在存储器单元105
m，n
的读取操作期间读取到逻辑值“00”。
78.根据实施例，在本文考虑的在第一读取阶段向参考线rl
a，n
提供低电势v
x
(图1b)并且在第二读取阶段向参考线rl
a，n
提供高电势vy(图1c)的示例中，当存储器单元105
m，n
的mos晶体管的源极端子电联接到参考线rl
a，n
时(联接状态(ii))，在第一读取阶段读取到高逻辑电平并且在第二读取阶段读取到逻辑低电平，由此在该存储器单元105
m，n
的读取操作期间读取到逻辑值“10”。
79.根据实施例，在本文考虑的在第一读取阶段向参考线rl
b，n
提供高电势vy(图1b)并且在第二读取阶段向参考线rl
b，n
提供低电势v
x
的示例中，当存储器单元105
m，n
的mos晶体管的源极端子电联接到参考线rl
b，n
时(联接状态(iii))，在第一读取阶段读取到逻辑低电平并且在第二读取阶段读取到逻辑高电平，由此在该存储器单元105
m，n
的读取操作期间读取到逻辑值“01”。
80.根据实施例，当存储器单元105
m，n
的mos晶体管的源极端子电联接到接地线gl时(联接状态(iv))，在第一和第二读取阶段都读取到高逻辑电平，由此在该存储器单元105
m，n
的读取操作期间读取到逻辑值“11”。
81.因此，根据本发明，每个存储器单元105
m，n
可以存储2位逻辑值，即逻辑值“00”、“01”、“10”和“11”之中的逻辑值，即，相对于传统掩模rom装置具有双倍位数的逻辑值。这允许显著减小掩模rom装置100的大小：实际上，对于待存储在掩模rom装置100中的相同总数据量，需要较少数量的存储器单元105
m，n
，特别是需要一半的存储器单元105
m，n
，正如可以容易验证的，这决定了存储器阵列的大小以及字线和/或位线的数量的减少。参考线rl
a，n
、rl
b，n
和驱动装置130的存在不会显著影响由存储器阵列的大小以及字线和/或位线的数量的减小所提供的掩模rom装置100的大小减小。
82.这可以从图1d中得以理解，图1d示出了掩模rom装置100的存储器单元，特别是处于联接状态的存储器单元105
1，2-105
1，4
、105
2，2-105
2，4
、105
(m-1)，2-105
(m-2)，4
、105
m，2-105
m，4
的子集以及存储在其中的各个逻辑值的电路图。
83.正如可以从图1d中得以理解的，在该实施例中，预计相邻位线bln之间不存在导电电流泄漏，由此在读取操作期间位线选择电路115可以被配置成使每条未选择的位线bln电浮置或偏置到接地电位。
84.下面将描述图2a，图2a示意性地示出了根据本发明的另一实施例的掩模rom装置200。
85.掩模rom装置200在结构上类似于掩模rom装置100，即，其包括：多个存储器单元105
m，n
，布置为m(m＝1、2、
……
、m)行的存储器单元和n列(n＝1、2、
……
、n)的存储器单元；多条字线wlm，每条字线与相应行的存储器单元相关联；多条位线bln，每条位线与相应列的存储器单元相关联；字线选择电路110，用于根据行地址在多条字线wlm之中选择一条或多条字线；位线选择电路115，用于根据列地址在多条位线bln之中选择一条或多条位线；读取电路120，用于读取所选择的存储器单元105
m，n
的逻辑值；控制逻辑单元125；以及接地线gl，固定地提供接地电位。
86.类似于掩模rom装置100，掩模rom装置200包括：多条参考线rl
a，p
(p＝1、2、
……
、p)，每条参考线在读取操作的第一读取阶段选择性地提供低电位v
x
，即低逻辑电平，并且在读取操作的第二读取阶段选择性地提供高电位vy，即高逻辑电平；以及多条其他参考线rl
b，r
(r＝1、2、
……
、r)，每条其他参考线在读取操作的第一读取阶段选择性地提供高电位vy，即高逻辑电平，并在读取操作的第二读取阶段选择性地提供低电位v
x
，即低逻辑电平。
87.不同于其中为每个列的存储器单元提供一对参考线rl
a，n
、rl
b，n
的先前实施例，在图2a的实施例中，参考线rl
a，p
和参考线rl
b，r
中的一条或多条由相邻列的存储器单元共享。
88.根据实施例，如图2a所示，每条参考线rl
a，p
被提供在相应第一对相邻列的存储器单元之间(由其共享)，并且每条参考线rl
b，r
设置在与第一对相邻列的存储器单元不同且相
邻的相应第二对相邻列的存储器单元之间(由其共享)，或者，换句话说，每列的存储器单元与相邻列的存储器单元中的一个共享参考线rl
a，p
，并与另一相邻列的存储器单元共享参考线rl
b，r
。
89.在所示的实施例中，一列存储器单元105
1，1-105
m，1
和一列存储器单元105
1，2-105
m，2
表示第一对相邻列的存储器单元的示例，存储器单元的列105
1，3-105
m，3
和存储器单元105
1，4-105
m，4
的列表示第一对相邻列的存储器单元的另一示例，并且一列存储器单元105
1，2-105
m，2
和一列存储器单元105
1，3-105
m，3
表示与第一对相邻列的存储器单元相邻的第二对相邻列的存储器单元的示例。
90.因此，在所讨论的示例中，参考线rl
a，1
(p＝1)设置在一列存储器单元105
1，1-105
m，1
之间(即，由其共享)，并且参考线rl
b，1
(r＝1)设置在一列存储器单元105
1，1-105
m，1
和一列存储器单元105
1，2-105
m，2
之间(即，由其共享)。根据实施例，参考线rl
b，2
(r＝2)设置在一列存储器单元105
1，3-105
m，3
和一列存储器单元105
1，4-105
m，4
之间(即，由其共享)，并且参考线rl
a，2
(p＝2)设置在一列存储器单元105
1，2-105
m，2
和一列存储器单元105
1，3-105
m，3
之间(即，由其共享)。
91.由于这种参考线共享，与先前描述的实施例相比，提供了较少数量的参考线，这降低了掩模rom装置200的复杂性和成本。在所考虑每列的存储器单元与相邻列的存储器单元共享参考线rl
a，p
或参考线rl
b，r
并且每列的存储器单元分别与另一相邻列的存储器单元共享参考线rl
b，r
或参考线rl
a，p
的示例中，当设置另一相邻列的存储器单元时，可以设置参考线rl
a，p
的数量为p＝n/2 1以及参考线rl
b，r
的数量为r＝n/2 1。
92.类似于掩模rom装置100，掩模rom装置200包括用于利用低电位v
x
和高电位vy驱动参考线rl
a，p
、rl
b，r
的驱动装置230。
93.驱动装置230在结构上与驱动装置130相似。
94.类似于驱动装置130，根据实际实施方案，驱动装置230针对每条参考线rl
a，p
、rl
b，r
或者针对每组参考线rl
a，p
、rl
b，r
可以包括cmos反相器(未示出)或其他类型的驱动器，其在电源电位和接地电位之间供电并且具有电联接到参考线rl
a，p
、rl
b，r
的输出端子；或者nmos-nmos反相器(未示出)或其他类型的驱动器，其在电源电位和接地电位之间供电并且具有电联接到参考线rl
a，p
、rl
b，r
的输出端子。
95.由于与先前实施例相比参考线的数量较少，因此与驱动装置130相比，驱动装置230可以具有更小的大小，实际上，具有更少数量的驱动器，这会引起掩模rom装置200的复杂性、成本和功耗的降低。
96.这可以从图2b中得以理解，图2b示出了处于如图1d所示的相同联接状态的掩模rom装置200的存储器单元(特别是存储器单元105
1，2-105
1，4
、105
2，2-105
2，4
、105
(m-1)，2-105
(m-2)，4
、105
m，2-105
m，4
)的电路图。
97.如可以从图2b中理解的，在该实施例中，相邻位线bln之间的导电电流泄漏可能导致：在所示出的示例中，存储器单元105
1，3
的选择，即字线wl1和位线bl3的选择，可以确定通过存储器单元105
1，2
到达未选择的位线bl2的非期望的导电路径，存储器单元105
1，2
与存储器单元105
1，3
两者与相同的字线wl1相关联。为了避免这些导电电流泄漏，根据实施例，位线选择电路115可以被配置成在读取操作期间使每条未选择的位线bln电浮置。
98.现在参照图3a和图3b，图3a示出了根据本发明的实施例的存储器系统300的简化
截面图，即存储器系统300的一部分，并且图3b示出了处于联接状态(i)-(iv)的存储器系统300的简化平面图，即存储器系统300的一部分。
99.根据实施例，存储器系统300是形成在单个半导体芯片上的半导体集成系统，诸如“大规模集成”(lsi)系统或“超大规模集成”系统。
100.根据实施例，存储器系统300包括掩模rom装置100或掩模rom装置200，在下文中简称为掩模rom装置100、200。
101.根据实施例，存储器系统300包括三维nand闪速存储器装置。根据实施例，掩模rom装置100、200的存储器单元形成三维nand闪速存储器装置的“单元下层外围”(puc)结构，即具有形成在掩模rom装置100、200的存储器单元105
m，n
之上的三维nand闪速存储器装置的三维nand闪速存储器单元305。
102.根据实施例，如现代半导体集成系统中的典型，存储器系统300包括由各个介电层相互隔开的多层金属互连(金属层)。
103.根据实施例，金属层包括：形成在nand闪速存储器单元305上方的金属层(下文中被称为上层金属层)，由各个介电层(下文中被称为上介电层)相互隔开。
104.在图3a中作为示例示出了三个上金属层310
1u
、310
2u
、310
3u
和三个上电介质层315
1u
、315
2u
、315
3u
，但是这不应被解释为限制性的。
105.根据实施例，金属层包括：形成在存储器单元105
m，n
上方、在nand闪速存储器单元305下方的金属层(下文中被称为下层金属层)，由各个介电层(下文中被称为下介电层)相互隔开。
106.在图3a中作为示例示出了三个下金属层310
1l
、310
2l
、310
3l
和三个下介电层315
1l
、315
2l
、315
3l
，但是这不应被解释为限制性的。
107.根据实施例，下金属层310
1l
、310
2l
、310
3l
或至少其子集是形成干扰敏感线的层。根据实施例，下金属层310
1l
、310
2l
、310
3l
或至少其子集是形成包括掩模rom装置100、200的位线bln的存储器系统的位线和/或形成包括掩模rom装置100、200的接地线gl的存储器系统的接地线和/或形成包括掩模rom装置100、200的字线wlm的存储器系统的字线的层。
108.根据实施例，上金属层310
1u
、310
2u
、310
3u
或至少其子集是形成干扰线的层，例如，以便将它们与设置在下金属层310
1l
、310
2l
、310
3l
中的干扰敏感线隔开。根据实施例，上金属层310
1u
、310
2u
、310
3u
或至少其子集是形成电源线和时钟分布线的层。
109.根据实施例，上金属层310
1u
、310
2u
、310
3u
或至少其子集是形成掩模rom装置100、200的参考线(即，掩模rom装置100的参考线rl
a，n
、rl
b，n
或掩模rom装置200的参考线rl
a，p
、rl
b，r
或其子集)的层。根据实施例，掩模rom装置100、200的参考线，即，掩模rom装置100的参考线rl
a，n
、rl
b，n
或掩模rom装置200的参考线rl
a，p
、rl
b，r
或其子集，由存储器系统300的最上层金属层，即上金属层中的最上层金属层，即所讨论的本示例中的金属层310
1u
形成。
110.从上层金属层，特别是从存储器系统300的最上层金属层形成掩模rom装置100、200的参考线不会显著影响功耗：实际上，上金属层呈现较低或相对较低的电阻，这导致较窄或相对较窄以及较低或相对较低的电容线。
111.仅作为示例，针对掩模rom装置200，将参考线rl
a，p
、rl
b，r
充电至电源电位v
dd
所需的附加电荷与位线长度减少所节省的电荷相当。
112.根据实施例，如在现代半导体集成系统中典型的，存储器系统300包括多个电连
接，例如触点和/或通孔，以在不同层上的互连之间进行垂直连接。图3b中示出了两个触点，即电连接到存储器单元105
m、n
的各个源极端子的源极触点320以及连接到相应接地线的接地触点325。
113.如图3b所示，每个存储器单元的每个mos晶体管的源极端子电浮置(联接状态(i))，或者其通过由最上层金属层形成的各个电联接，被电联接到相应参考线rl
a，n
、rl
a，p
(联接状态(ii))、相应参考线rl
b，n
、rl
b，r
(联接状态(iii))以及相应接地线(联接状态(iv))之中的一个。特别是，如图3b所示，源极触点320和参考线rl
a，n
、rl
a，p
之间的电联接330实施联接状态(ii)，源极触点320和参考线rl
b，n
、rl
b，r
之间的电联接335实施联接状态(iii)，并且源极触点320和接地触点325之间的电联接340实施联接状态(iv)。
114.形成电联接330-340并因此在最上层金属层中对存储器单元105
m，n
进行编程允许在存储器系统300的制造过程的后半部分改变对掩模rom装置100、200的编程：其提供了更大程度的设计选择，这在降低成本方面是有效的。此外，形成电联接330-340并因此通过最上层金属层对存储器单元105
m，n
进行编程避免了在整个存储器系统中制造附加的、专用的电连接，否则可能造成限制性布局约束。
115.图4示出了根据本发明的实施例的电子设备的简化框图。
116.根据实施例，电子设备400包括存储器。存储器可以包括掩模rom装置100或更多掩模rom装置100、掩模rom装置200或更多掩模rom装置200、或存储器系统300。
117.根据实施例，电子设备400可以包括控制器405，例如一个或多个微处理器和/或一个或多个微控制器。
118.根据实施例，电子设备400可以包括输入/输出装置410，诸如屏幕和/或键盘。
119.根据实施例，电子设备400可以包括无线接口415，例如，用于与无线通信网络(未示出)无线交换消息的一个或多个天线和/或一个或多个无线收发器。
120.根据实施例，电子设备400可以包括电源装置420，例如用于为电子设备400供电的电池。
121.根据实施例，电子设备400可以包括一个或多个通信通道(总线)425，以允许在存储器、控制器405(当提供时)、输入/输出装置410(当提供时)、无线接口415(当提供时)和电源装置420(当提供时)之间交换数据。
122.为了满足局部和特定要求，本领域技术人员可以对上述发明应用许多逻辑和/或物理的修改和变更。更具体地，虽然已经参照其优选实施例以特定程度的特例描述了本发明，但是应当理解的是，可能进行形式和细节以及其他实施例的各种省略、替换和改变。具体地，在没有用于提供对其更透彻的理解的前述说明中阐述的具体细节的情况下，甚至可以实施本发明的不同实施例；相反，可能已经省略或简化了公知的特征，以便避免不必要的细节妨碍描述。此外，明确旨在结合本发明的任意公开实施例描述的特定元件和/或方法步骤都可以合并到任意其他实施例中。
123.特别地，如果掩模rom装置具有不同结构或包括等效组件，则类似的考虑也适用。在任何情况下，可以将其任意组件分离成几个元件，或者可以将两个或多个组件合并成单个元件；此外，可以复制每个组件以支持并行运行相应操作。还应注意的是，除非另有说明，否则不同组件之间的任何交互通常不需要是连续的，并且可以直接或通过一个或多个中介媒介间接地进行。
124.尽管本文使用了特定术语，但它们仅用于描述本公开的实施例。由于在本公开的精神和范围内可能存在许多变化，因此本发明不受任何这种术语或任何特定细节的限制。本领域技术人员应理解的是，除了本文公开的实施例和所附权利要求书之外，可以基于本公开的技术范围进行各种修改。此外，可以组合实施例以形成另外的实施例。