1.本发明显示技术领域，尤其涉及一种移位寄存器和栅极驱动电路。
背景技术：
2.随着显示技术的发展，人们对画面显示效果要求越来越高。
3.现有的栅极驱动电路包括级联的多个移位寄存器，每一级移位寄存器对应驱动一级水平扫描线。
4.现有的移位寄存器仅包括一个维持模块，由于屏体长时间刷屏会使得电路中晶体管的阈值电压严重漂移，导致晶体管的特性发生退化，造成移位寄存器失效，另外，如果仅有的一个维持模块发生故障失效，则移位寄存器也会失效，这样就会导致显示面板画面显示的异常。
技术实现要素：
5.本发明提供了一种移位寄存器和栅极驱动电路，可以降低晶体管阈值电压漂移对移位寄存器的影响，有利于避免因晶体管阈值电压漂移导致的电路失效的情况，同时提升电路的稳定性。
6.第一方面，本发明实施例提供了一种移位寄存器，包括：输出控制模块、输出模块、下拉模块、第一维持模块和第二维持模块；输出控制模块用于根据起始信号控制第一时钟信号向第一节点的传输；输出模块用于根据第一节点的电位在至少部分工作阶段向移位寄存器的输出端输出第二时钟信号；下拉模块用于根据输入控制信号在至少部分工作阶段向第一节点传输第三时钟信号；第一维持模块和第二维持模块分别与第一节点电连接，第一维持模块接入第一输入电压信号，第二维持模块接入第二输入电压信号，第一输入电压信号和第二输入电压信号均为高低电平变换的周期信号，且第一输入电压信号和第二输入电压信号的周期相同，电平相反；第一维持模块用于在第一输入电压信号为有效电平信号时，维持第一节点为无效电平以使输出模块关断，以及维持移位寄存器的输出信号为无效电平；第二维持模块用于在第二输入电压信号为有效电平信号时，维持第一节点为无效电平以使输出模块关断，以及维持移位寄存器的输出信号为无效电平；其中，同一时钟周期内，第二时钟信号的任一电压跳变沿晚于第一时钟信号的对应的电压跳变沿；同一时钟周期内，第三时钟信号的任一电压跳变沿晚于第二时钟信号对应的电压跳变沿。
7.可选地，输出控制模块包括第一晶体管；第一晶体管的栅极接入起始信号，第一晶体管的第一极连接第一时钟信号，第一晶体管的第二极连接第一节点；输出模块包括第二晶体管，第二晶体管的栅极连接第一节点，第二晶体管的第一极连接第二时钟信号，第三晶体管的第二极连接移位寄存器的输出端；输出模块还包括第一电容，第一电容的第一端与第一节点连接，第一电容的第二端连接移位寄存器的输出端。
8.可选地，下拉模块包括第三晶体管，第三晶体管的栅极接入输入控制信号，第三晶体管的第一极接入第三时钟信号，第三晶体管的第二极连接第一节点。
9.可选地，第一维持模块包括第一控制单元、第二控制单元和第一维持输出单元；第一控制单元用于根据第一节点的电位控制无效电平信号向第二节点的传输；第二控制单元用于根据第一输入电压信号控制第一输入电压信号向第二节点的传输；第一维持输出单元用于根据第二节点的电位控制无效电平信号向移位寄存器的输出端的输出，以及根据第二节点的电位控制无效电平信号向第一节点的传输。
10.可选地，第一控制单元包括第四晶体管，第四晶体管的栅极连接第一节点，第四晶体管的第一极接入无效电平信号，第四晶体管的第二极连接第二节点；第二控制单元包括第五晶体管，第五晶体管的栅极和第一极均接入第一输入电压信号，第五晶体管的第二极连接第二节点；第一维持输出单元包括第六晶体管和第七晶体管，第六晶体管的栅极连接第二节点，第六晶体管的第一极接入无效电平信号，第六晶体管的第二极连接移位寄存器的输出端；第七晶体管的栅极连接第六晶体管的栅极，第七晶体管的第一极接入无效电平信号，第七晶体管的第二极连接第一节点。
11.可选地，第二维持模块包括第三控制单元、第四控制单元和第二维持输出单元；第三控制单元用于根据第一节点的电位控制无效电平信号向第三节点的传输；第四控制单元用于根据第二输入电压信号控制第二输入电压信号向第三节点的传输；第二维持输出单元用于根据第三节点的电位控制无效电平信号向移位寄存器的输出端的输出，以及根据第三节点的电位控制无效电平信号向第一节点的传输。
12.可选地，第三控制单元包括第八晶体管，第八晶体管的栅极连接第一节点，第八晶体管的第一极接入无效电平信号，第八晶体管的第二极连接第三节点；第四控制单元包括第九晶体管，第九晶体管的栅极和第一极均接入第二输入电压信号，第九晶体管的第二极连接第三节点；第二维持输出单元包括第十晶体管和第十一晶体管，第十晶体管的栅极连接第三节点，第十晶体管的第一极接入无效电平信号，第十晶体管的第二极连接第一节点；第十一晶体管的栅极连接第十晶体管的栅极，第十一晶体管的第一极接入无效电平信号，第十一晶体管的第二极连接移位寄存器的输出端。
13.可选地，还包括第三维持模块；第三维持模块用于根据第四时钟信号控制无效电平信号向移位寄存器的输出端的输出；其中，同一时钟周期内，第四时钟信号的任一电压跳变沿晚于第三时钟信号的对应的电压跳变沿。
14.可选地，输入控制信号为移位寄存器所在栅极驱动电路中，移位寄存器的后p级移位寄存器的输出信号，其中，p大于或等于1。
15.第二方面，本发明实施例提供了一种栅极驱动电路，该栅极驱动电路包括多级第一方面提供的移位寄存器。
16.本发明实施例提供了一种新的移位寄存器电路结构，包括第一维持模块和第二维持模块；第一维持模块和第二维持模块分别与第一节点电连接，第一维持模块接入第一输入电压信号，第二维持模块接入第二输入电压信号，第一输入电压信号和第二输入电压信号均为高低电平变换的周期信号，且第一输入电压信号和第二输入电压信号的周期相同，电平相反；第一维持模块用于在第一输入电压信号为有效电平信号时，维持第一节点为无效电平以使输出模块关断，以及维持移位寄存器的输出信号为无效电平；第二维持模块用于在第二输入电压信号为有效电平信号时，维持第一节点为无效电平以使输出模块关断，以及维持移位寄存器的输出信号为无效电平。本发明实施例提供的移位寄存器，第一维持
模块和第二维持模块分别在第一输入电压信号和第二输入电压信号的作用下交替工作，使得第一维持模块和第二维持模块中其中一个工作时，另一个不工作，则在不工作的时段内，维持模块中的晶体管的阈值电压漂移可以被拉回。因此这种工作模式一方面可以增强移位寄存器电路的稳定性，可以有效的避免晶体管在受到应力影响后阈值电压漂移导致电路失效的情况；另一方面可以在其中一个维持模块出现故障时由另一个维持模块保持工作，从而增加移位寄存器的可靠性。
17.应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
18.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1是本发明实施例提供的一种移位寄存器的结构示意图；
20.图2是本发明实施例提供的又一种移位寄存器的结构示意图；
21.图3是本发明实施例提供的又一种移位寄存器的结构示意图；
22.图4是本发明实施例提供的又一种移位寄存器的结构示意图；
23.图5是本发明实施例提供的又一种移位寄存器的结构示意图；
24.图6是本发明实施例提供的又一种移位寄存器的结构示意图；
25.图7是本发明实施例提供的又一种移位寄存器的结构示意图；
26.图8是本发明实施例提供的又一种移位寄存器的结构示意图；
27.图9是本发明实施例提供的一种移位寄存器的工作时序示意图；
28.图10是本发明实施例提供的一种栅极驱动电路的结构示意图；
29.图11是本发明实施例提供的一种栅极驱动电路的仿真结果图；
30.图12是本发明实施例提供的一种显示面板的结构示意图；
31.图13是本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
32.为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
33.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于
清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
34.正如背景技术中所述，现有技术中，栅极驱动电路通常包括级联的多个移位寄存器，每一级移位寄存器对应连接一条扫描线，图1为现有的8t1c结构的移位寄存器结构示意图，参考图1，该移位寄存器仅包括一个维持模块，在下拉维持阶段由于时钟信号clk0的时钟频率很高，会使得栅极与时钟信号clk0连接的晶体管nt8长期受到应力，从而使得nt8的阈值电压严重漂移，导致晶体管nt8的特性发生退化，若不能及时清除阈值电压漂移导致的负面影响，将会导致屏体的性能和功能性出现问题，甚至导致屏体花屏，闪屏或者mura的问题；另外，如果仅有的一个维持模块发生故障失效，则移位寄存器也会失效。
35.基于上述问题，本发明实施例提供了一种移位寄存器，提供像素电路的栅极驱动信号。图2是本发明实施例提供的一种移位寄存器的结构示意图。参见图2，该移位寄存器包括：输出控制模块10、输出模块20、下拉模块30、第一维持模块40和第二维持模块50；输出控制模块10用于根据起始信号sin控制第一时钟信号clk1向第一节点q1的传输；输出模块20用于根据第一节点q1的电位在至少部分工作阶段向移位寄存器的输出端out输出第二时钟信号clk2；下拉模块30用于根据输入控制信号cin在至少部分工作阶段向第一节点q1传输第三时钟信号clk3；第一维持模块40和第二维持模块50分别与第一节点q1电连接，第一维持模块40接入第一输入电压信号v1，第二维持模块50接入第二输入电压信号v2，第一输入电压信号v1和第二输入电压信号v2均为高低电平变换的周期信号，且第一输入电压信号v1和第二输入电压信号v2的周期相同，电平相反；第一维持模块40用于在第一输入电压信号v1为有效电平信号时，维持第一节点q1为无效电平以使输出模块20关断，以及维持移位寄存器的输出信号为无效电平；第二维持模块50用于在第二输入电压信号v2为有效电平信号时，维持第一节点q1为无效电平以使输出模块20关断，以及维持移位寄存器的输出信号为无效电平；其中，同一时钟周期内，第二时钟信号clk2的任一电压跳变沿晚于第一时钟信号clk1的对应的电压跳变沿；同一时钟周期内，第三时钟信号clk3的任一电压跳变沿晚于第二时钟信号clk2对应的电压跳变沿。
36.本实施例中，输出控制模块10的输出端与第一节点q1电连接，输出控制模块10的输出端与第一节点q1的电连接可以是直接电连接，也可以是间接电连接。因此，在起始信号sin的电位为有效电平信号时，输出控制模块10将第一时钟信号clk1传输至第一节点q1。
37.本实施例中，输出模块20的控制端与第一节点q1电连接。因此，当第一节点q1的电位为有效电平时，输出模块20的控制端的电位为有效电平，输出模块20可以根据自身控制端的有效电平在至少部分工作阶段向移位寄存器的输出端out输出第二时钟信号clk2。
38.其中，本实施例中，对于移位寄存器内部节点(其中移位寄存器的内部节点可以为移位寄存器中任意模块所包括器件的连接节点，或者除移位寄存器输出端外不同模块相互连接的连接节点)来说，无效电平信号(或者无效电平)为使节点所控制的晶体管关断的电平信号；有效电平信号(或者有效电平)为使节点所控制的晶体管导通的控制信号。对于移位寄存器的输出端来说，无效电平信号为使移位寄存器输出端所连接的晶体管关断的电平信号，有效电平信号为使移位寄存器输出端所连接的晶体管导通的电平信号。其中，移位寄存器内部的各晶体管和移位寄存器输出端所连接的晶体管的类型可以相同，则对移位寄存器内部节点以及移位寄存器输出端来说，无效电平信号是相同的，有效电平信号也是相同
的。示例性的，本实施例中无效电平信号为低电位，有效电平信号为高电位，相应的，输出模块20中所包括的晶体管为n型晶体管，即输出模块20的控制端为低电位时，输出模块20关断；输出模块20的控制端为高电位时，输出模块20导通。设置零电位为接地电位，可选的，本实施例及以下实施例中，高电位大于零电位，低电位小于零电位。当输出模块20中所包括的晶体管为n型晶体管时，有效电平信号大于零电位，即有效电平信号的电压值大于0；无效电平信号小于零电位，即无效电平信号的电压值小于0。
39.本实施例中，在输入控制信号cin为有效电平信号时，下拉模块30将第三时钟信号clk3传输至第一节点q1，以及将无效电平信号vgl传输至移位寄存器输出端out，其中，第一时钟信号clk1、第二时钟信号clk2和第三时钟信号clk3均为高低电平交替变换的时钟信号。
40.本实施例中，在第一输入电压信号v1为有效电平信号，第二输入电压信号v2为无效电平信号时，第一维持模块40将无效电平信号传输至第一节点q1，以使输出模块20关断；第一维持模块40还将无效电平信号传输至移位寄存器的输出端out，以使维持移位寄存器的输出信号为无效电平。
41.在第二输入电压信号v2为有效电平信号，第一输入电压信号v1为无效电平信号时，第二维持模块50将无效电平信号传输至第一节点q1，以使输出模块20关断；第二维持模块50还将无效电平信号vgl传输至移位寄存器的输出端out，以使维持移位寄存器的输出信号为无效电平。
42.可选地，各时钟信号的时钟周期为8t，其中高电平所占时间为4t，低电平所占时间为4t，第二时钟信号clk2相对于第一时钟信号clk1延迟2t；第三时钟信号clk3相对于第二时钟信号clk2延迟2t；其中，单位时间t的大小可以根据实际需要进行设置。
43.本发明提供的移位寄存器，包括两套独立的维持模块，即第一维持模块和第二维持模块。第一维持模块和第二维持模块分别在第一输入电压信号和第二输入电压信号的作用下交替工作，使得第一维持模块和第二维持模块中其中一个工作时，另一个不工作，则在不工作的时段内，维持模块中的晶体管的阈值电压漂移可以被拉回。因此这种工作模式一方面可以增强移位寄存器电路的稳定性，可以有效的避免晶体管在受到应力影响后阈值电压漂移导致电路失效的情况，使得在不同温区和偏置电压下输出压降较小，满足各类消费品设计规格，提升电路的工作温度区间；另一方面可以在其中一个维持模块出现故障时由另一个维持模块保持工作，从而增加移位寄存器的可靠性。
44.图3是本发明实施例提供的又一种移位寄存器的结构示意图。参见图3，可选地，输出控制模块10包括第一晶体管t1；第一晶体管t1的栅极接入起始信号sin，第一晶体管t1的第一极连接第一时钟信号clk1，第一晶体管t1的第二极连接第一节点q1。
45.第一晶体管t1根据起始信号sin导通或关断，在起始信号sin为有效电平信号时，第一晶体管t1导通并将第一时钟信号clk1传输至第一节点q1。
46.可选地，输出模块20包括第二晶体管t2，第二晶体管t2的栅极连接第一节点q1，第二晶体管t2的第一极连接第二时钟信号clk2，第二晶体管t2的第二极连接移位寄存器的输出端out；输出模块20还包括第一电容c1，第一电容c1的第一端与第一节点q1连接，第一电容c1的第二端连接移位寄存器的输出端out。
47.具体的，第二晶体管t2的栅极作为输出模块20的控制端与第一节点q1电连接，第
二晶体管t2根据第一节点q1的电位导通或关断，在第一节点q1的电位为有效电平信号时，第二晶体管t2导通并将第二时钟信号clk2传输至移位寄存器的输出端out。
48.第一电容c1可以对第二晶体管t2的栅极电位进行存储。第一电容c1具有自举特性，因此当移位寄存器的输出端out的电位存在跳变时，第一节点q1的电位也会发生相应的跳变。
49.图4为本发明实施例提供的又一种移位寄存器的结构示意图，参考图4，可选地，下拉模块30包括第三晶体管t3，第三晶体管t3的栅极接入输入控制信号cin，第三晶体管t3的第一极接入第三时钟信号clk3，第三晶体管t3的第二极连接第一节点q1。
50.具体的，当输入控制信号cin为有效电平信号时且第三时钟信号clk3为无效电平时，第三晶体管t3导通，第三晶体管t3将第三时钟信号clk3的无效电平传输至第一节点q1，使得输出模块20关断，输出模块20无法将第二时钟信号clk2传输至移位寄存器的输出端out。
51.图5为本发明实施例提供的又一种移位寄存器的结构示意图，参考图5，可选地，第一维持模块40包括第一控制单元410、第二控制单元420和第一维持输出单元430；第一控制单元410用于根据第一节点q1的电位控制无效电平信号vgl向第二节点q2的传输；第二控制单元420用于第一输入电压信号v1控制第一输入电压信号v1向第二节点q2的传输；第一维持输出单元430用于根据第二节点q2的电位控制无效电平信号vgl向移位寄存器的输出端out的输出，以及根据第二节点q2的电位控制无效电平信号vgl向第一节点q1的传输。
52.可选地，第一控制单元410包括第四晶体管t4，第四晶体管t4的栅极连接第一节点，第四晶体管t4的第一极接入无效电平信号vgl，第四晶体管t4的第二极连接第二节点q2；第二控制单元420包括第五晶体管t5，第五晶体管t5的栅极和第一极均接入第一输入电压信号v1，第五晶体管t5的第二极连接第二节点q2；第一维持输出单元430包括第六晶体管t6和第七晶体管t7，第六晶体管t6的栅极连接第二节点q2，第六晶体管t6的第一极接入无效电平信号vgl，第六晶体管t6的第二极连接移位寄存器的输出端out；第七晶体管t7的栅极连接第六晶体管t6的栅极，第七晶体管t7的第一极接入无效电平信号vgl，第七晶体管t7的第二极连接第一节点q1。
53.具体地，当第一节点q1的电位为有效电平信号，第一输入电压信号v1为有效电平信号，第二输入电压信号v2为无效电平信号时，第四晶体管t4导通，将无效电平信号vgl写入到第二节点q2，第五晶体管t5导通，将第一输入电压信号v1写入到第二节点q2。因第四晶体管t4与第五晶体管t5属于互相抑制关系，其中第四晶体管t4沟道区的宽长比大于第五晶体管t5沟道区的宽长比，第四晶体管t4将无效电平信号vgl写入第二节点q2的程度大于第五晶体管t5将第一输入电压信号v1写入第二节点q2的程度，因此当第一输入电压信号v1为有效电平信号(高电平信号)且第一节点q1的电位为有效电平信号时，第二节点q2电压等于无效电平信号vgl的电压，此时第六晶体管t6和第七晶体管t7响应第二节点q2的无效电平信号vgl的电压，第六晶体管t6和第七晶体管t7关断。
54.当第一节点q1的电位为无效电平信号，第一输入电压信号v1为有效电平信号，第二输入电压信号v2为无效电平信号时，第四晶体管t4关断，第五晶体管t5导通，将第一输入电压信号v1写入到第二节点q2。第二节点q2电压等于第一输入电压信号v1的电压(有效电平信号)，此时第六晶体管t6和第七晶体管t7响应第二节点q2的有效电平信号的电压，第六
晶体管t6和第七晶体管t7导通。第六晶体管t6将无效电平信号vgl传输至移位寄存器的输出端out，以使维持移位寄存器的输出信号为无效电平。第七晶体管t7将无效电平信号vgl传输至第一节点q1，以使输出模块20关断。
55.图6为本发明实施例提供的又一种移位寄存器的结构示意图，参考图6，可选地，第二维持模块50包括第三控制单元510、第四控制单元520和第二维持输出单元530；第三控制单元510用于根据第一节点q1的电位控制无效电平信号vgl向第三节点q3的传输；第四控制单元520用于根据第二输入电压信号v2控制第二输入电压信号向第三节点q3的传输；第二维持输出单元530用于根据第三节点q3的电位控制无效电平信号vgl向移位寄存器的输出端out的输出，以及根据第三节点q3的电位控制无效电平信号vgl向第一节点q1的传输。
56.可选地，第三控制单元510包括第八晶体管t8，第八晶体管t8的栅极连接第一节点q1，第八晶体管t8的第一极接入无效电平信号vgl，第八晶体管t8的第二极连接第三节点q3；第四控制单元520包括第九晶体管t9，第九晶体管t9的栅极和第一极均接入第二输入电压信号v2，第九晶体管t9的第二极连接第三节点q3；第二维持输出单元530包括第十晶体管t10和第十一晶体管t11，第十晶体管t10的栅极连接第三节点q3，第十晶体管t10的第一极接入无效电平信号vgl，第十晶体管t10的第二极连接第一节点q1；第十一晶体管t11的栅极连接第十晶体管t10的栅极，第十一晶体管t11的第一极接入无效电平信号vgl，第十一晶体管vgl的第二极连接移位寄存器的输出端out。
57.具体地，当第一节点q1的电位为有效电平信号，第一输入电压信号v1为无效电平信号，第二输入电压信号v2为有效电平信号时，第八晶体管t8导通，将无效电平信号vgl写入到第三节点q3，第九晶体管t9导通，将第二输入电压信号v2写入到第三节点q3。因第八晶体管t8与第九晶体管t9属于互相抑制关系，其中第八晶体管t8沟道区的宽长比大于第九晶体管t9沟道区的宽长比，第八晶体管t8将无效电平信号vgl写入第三节点q3的程度大于第九晶体管t9将第二输入电压信号v2写入第三节点q3的程度，因此当第二输入电压信号v2为有效电平信号(高电平信号)且第一节点q1的电位为有效电平信号时，第三节点q3的电压等于无效电平信号vgl的电压，此时第十晶体管t10和第十一晶体管t11响应第三节点q3的无效电平信号vgl的电压，第十晶体管t10和第十一晶体管t11关断。
58.当第一节点q1的电位为无效电平信号，第一输入电压信号v1为无效电平信号，第二输入电压信号v2为有效电平信号时，第八晶体管t8关断，第九晶体管t9导通，将第二输入电压信号v2写入到第三节点q3。第三节点q3电压等于第二输入电压信号v2的电压(有效电平信号)，此时第十晶体管t10和第十一晶体管t11响应第三节点q3的有效电平信号的电压，第十晶体管t10和第十一晶体管t11导通。第十晶体管t10将无效电平信号vgl传输至第一节点q1，以使输出模块20关断。第十一晶体管t11将无效电平信号vgl传输至移位寄存器的输出端out，以使维持移位寄存器的输出信号为无效电平。
59.图7为本发明实施例提供的又一种移位寄存器的结构示意图，参考图7，可选地，移位寄存器还包括第三维持模块60；第三维持模块60用于根据第四时钟信号clk4控制无效电平信号vgl向移位寄存器的输出端的输出；其中，同一时钟周期内，第四时钟信号clk4的任一电压跳变沿晚于第三时钟信号clk3的对应的电压跳变沿。
60.具体地，第三维持模块60包括第十二晶体管t12，第十二晶体管t12的栅极接入第四时钟信号clk4，第十二晶体管t12的第一极连接无效电平信号vgl，第十二晶体管t12的第
二极连接移位寄存器的输出端out。
61.可选地，各时钟信号的时钟周期为8t，其中高电平所占时间为4t，低电平所占时间为4t，第四时钟信号ckl4相对于第三时钟信号clk3延迟2t，其中，单位时间t的大小可以根据实际需要进行设置。当第四时钟信号clk4为高电平时，无效电平信号vgl通过第十二晶体管t12维持移位寄存器的输出信号为无效电平。
62.图8是本发明实施例提供的又一种移位寄存器的结构示意图，本实施例在上述各实施例的基础上，参考图8，该移位寄存器包括输出控制模块10、输出模块20、下拉模块30、第一维持模块40、第二维持模块和第三维持模块。
63.输出控制模块10包括第一晶体管t1；输出模块20包括第二晶体管t2和第一电容c1；下拉模块30包括第三晶体管t3；第一维持模块40包括第一控制单元410、第二控制单元420和第一维持输出单元430。第一控制单元410包括第四晶体管t4，第二控制单元420包括第五晶体管t5，第一维持输出单元430包括第六晶体管t6和第七晶体管t7。第二维持模块50包括第三控制单元510、第四控制单元520和第二维持输出单元530；第三控制单元510包括第八晶体管t8，第四控制单元520包括第九晶体管t9，第二维持输出单元530包括第十晶体管t10和第十一晶体管t11。第三维持模块60包括第十二晶体管t12。
64.其中，移位寄存器所包括的各晶体管可以为p型晶体管，也可以为n型晶体管，图8中以各晶体管为n型晶体管为例进行示出，各晶体管为n型晶体管时，无效电平信号vgl为低电位信号，对各晶体管来说，有效电平信号均为高电位信号。以移位寄存器所在的显示面板中，包括位于显示面板相对两侧的两个栅极驱动电路为例进行说明，其中一侧的栅极驱动电路连接显示面板中奇数行的像素电路，另一侧的栅极驱动电路连接显示面板中的偶数行像素电路。以连接显示面板中第n行像素电路的移位寄存器的工作过程为例进行说明，连接显示面板中第n行像素电路的移位寄存器的输出信号为第n栅极驱动信号gn，起始信号可以为连接显示面板中第n-4行像素电路的移位寄存器输出的栅极驱动信号，第n-4行栅极驱动信号为gn-4,输入控制信号可以为连接显示面板中第n 4行像素电路的移位寄存器输出的第n 4栅极驱动信号gn 4。
65.本发明实施例中，对于第一级移位寄存器和第二级移位寄存器来说，起始信号由驱动芯片提供或者由栅极驱动电路中不连接显示面板的第一级移位存器之前的附加移位寄存器提供，对于第三级移位寄存器及其后级移位寄存器来说，起始信号为自身前级的输出信号；对于各移位寄存器来说，输入控制信号为其后级移位寄存器的输出信号，但对于栅极驱动电路的最后一级或者几级(例如可以是最后5级，4级，3级或2级)移位寄存器来说，输入控制信号可以由驱动芯片提供。可选的，输入控制信号为移位寄存器所在栅极驱动电路中，移位寄存器的后p级移位寄存器的输出信号，其中，p大于或等于1。其中，第一时钟信号clk1和第二时钟信号clk2的周期相等，并且一个周期内，有效电平信号的脉冲时长相等，无效电平信号的脉冲时长相等。
66.图9是本发明实施例提供的一种移位寄存器的工作时序示意图。该工作时序图可适用于图8所示的移位寄存器。结合图8和图9，以移位寄存器中各晶体管均为n型晶体管，相应的，有效电平信号为高电平信号，无效电平信号为低电平信号为例进行说明。示例性地，该移位寄存器的驱动过程包括多个阶段。
67.第一阶段t01，即第一节点q1预充阶段。起始信号gn-4为高电位，第一时钟信号
clk1为高电位，即有效电平信号vgh，第二时钟信号clk2为低电位，即无效电平信号vgl。第一晶体管t1响应高电位的起始信号gn-4导通，将高电位的第一时钟信号clk1传输至第一节点q1，将第一节点q1的电位提升到高电位，实现第一节点q1的预充。输出模块20响应第一节点q1的高电位将第二时钟信号clk2的低电位输出。因第一节点q1的电位为高电位，因此第四晶体管t4和第八晶体管t8导通，无效电平信号vgl通过第四晶体管t4传输至第六晶体管t6和第七晶体管t7的栅极，也即第二节点q2，无效电平信号vgl通过第八晶体管t8传输至第十晶体管t10和第十一晶体管t11的栅极，也即第三节点q3，由于第一输入电压信号v1和第二输入电压信号v2均为高低电平变换的周期信号，且第一输入电压信号v1和第二输入电压信号v2的周期相同，电平相反；因此，第一输入电压信号v1和第二输入电压信号v2其中有一个为高电平，另一个为低电平，故第五晶体管t5和第九晶体管t9其中一个处于打开状态，故导致第二节点q2或者第三节点q3其中有一个点为第一输入电压信号v1或者第二输入电压信号v2的高电压，又因为第四晶体管t4的宽长比大于第五晶体管t5的宽长比，第五晶体管的宽长比大于第九晶体管的宽长比，当第一输入电压信号v1为有效电平信号，第二输入电压信号v2为无效电平信号时，无效电平信号vgl通过第四晶体管t4作用在第二节点q2的电流大于第一输入电压v1的作用，即第二节点q2电压等于无效电平信号vgl的电压，因此第六晶体管t6和第七晶体管t7处于关断状态。当第一输入电压信号v1为无效电平信号，第二输入电压信号v2为有效电平信号时，无效电平信号vgl通过第八晶体管t8作用在第三节点q3的电流大于第二输入电压v2的作用，即第三节点q3电压等于无效电平信号vgl的电压，因此第十晶体管t10和第十一晶体管t11处于关断状态。
68.第二阶段t02，即第一电容c1自举阶段。因第一节点q1的电位等于第一时钟信号clk1的高电位，第二晶体管t2响应第一节点q1的高电位将第二时钟信号clk2的有效电平信号vgh输出。第一电容c1的第二端连接移位寄存器的输出端out，即第一电容c1的第二端输出有效电平信号vgh，由于电容的自举特性，第二晶体管t2的阈值电压vth的影响，以及第二晶体管t2的栅极和漏极之间的寄生电容的影响，使得第一电容c1的第一端的电位变为2*vgh-3*vgh之间。此时第二晶体管t2处于充分打开状态，故输出为第二时钟信号clk2提供的高电位，实现移位寄存器的输出端out的高电平输出。
69.第三阶段t03，即第一节点q1和移位寄存器的输出端out电位下拉阶段。因输入控制信号gn 4的相位比第二时钟信号clk2的相位滞后，故在输入控制信号gn 4还未到高电压时，首先第二时钟信号clk2由高电位(有效电平信号vgh)跳变为低电位(无效电平信号vgl)，此时第二晶体管t2还处于打开状态，第二晶体管t2将移位寄存器的输出端out由有效电平信号vgh拉低至无效电平信号vgl，第一节点q1电压由2*vgh-3*vgh电压降低到vgh电压；当第二时钟信号clk2切换到低电压时，经过2t时间第三时钟信号clk3切换到低电压，为拉低第一节点q1做准备。当输入控制信号gn 4由低电位变为高电位，下拉模块40中的第三晶体管t3导通，此时第三时钟信号clk3已经为低电压，故拉低第一节点q1，以使第二晶体管t2关断；因第一节点q1点为低电位，此时第四晶体管t4和第八晶体管t8关断。由于第一输入电压信号v1和第二电压信号v2为周期相同，电平相反的两个信号，因此第一维持模块40和第二维持模块50开始交替工作，维持第一节点q1和移位寄存器输出端out的电位稳定在无效电平状态。
70.第四阶段t04，即第一节点q1和移位寄存器的输出端out输出信号的维持阶段。两
个维持模块开始交替工作，为方便说明工作原理，假设第一输入电压信号v1为有效电平信号，第二输入电压v2为无效电平信号状态。即第五晶体管t5导通，第九晶体管t9关断，第一输入电压信号v1通过第五晶体管t5传输至第六晶体管t6和第七晶体管t7的栅极，第六晶体管t6和第七晶体管t7导通，将第一节点q1的电位和移位寄存器的输出信号维持在无效电平状态，此时第二节点q2的电位为高电平。由于第四时钟信号ckl4比第三时钟信号clk3的相位滞后2t，当第四时钟信号clk4为高电平时，无效电平信号vgl通过第十二晶体管t12进一步维持移位寄存器的输出信号为无效电平状态。
71.本发明实施例还提供了一种栅极驱动电路，图10是本发明实施例提供的一种栅极驱动电路的结构示意图。参考图10，该栅极驱动电路包括多级上述任一实施例的移位寄存器sr，级联的两级移位寄存器中的前级移位寄存器的第一输出端的输出信号作为后级移位寄存器的起始信号。
72.具体的，以该栅极驱动电路作为显示面板中连接奇数行像素电路的栅极驱动电路为例，则对于其中的一级移位寄存器，例如连接第五行像素电路的移位寄存器，连接第五行像素电路的移位寄存器起始信号由连接第一行的像素电路的移位寄存器提供，并且其输出的栅极驱动信号作为连接第九行像素电路的起始信号。栅极驱动电路包括至少两个连续级联的移位寄存器sr，栅极驱动电路为双侧结构或者单侧结构。图10以栅极驱动电路包括图8所示移位寄存器sr结构为例进行示出，每一级移位寄存器sr都包括第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第一输入电压信号输入端、第二输入电压信号输入端、无效电平信号输入端和栅极驱动信号输出端，栅极驱动信号输出端用于连接显示面板中的栅极线，进而通过连接的栅极线向显示面板中的像素电路提供栅极驱动信号。第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端分别连接一条时钟信号线以接收相应的时钟信号。在一种可实施方式中，栅极驱动电路包括多组移位寄存器单元，一组移位寄存器单元包括四个连续级联的移位寄存器sr。每组移位寄存器单元中，第一级移位寄存器的第一时钟信号由第一时钟信号线ck1_l提供，第一级移位寄存器的第二时钟信号由第二时钟信号线ck2_l提供，第一级移位寄存器的第三时钟信号由第三时钟信号线ck3_l提供，第一级移位寄存器的第四时钟信号由第四时钟信号线ck4_l提供；第二级移位寄存器的第一时钟信号由第二时钟信号线ck2_l提供，第二级移位寄存器的第二时钟信号由第三时钟信号线ck3_l提供，第二级移位寄存器的第三时钟信号由第四时钟信号线ck4_l提供，第二级移位寄存器的第四时钟信号由第一时钟信号线ck4_l提供；第三级移位寄存器的第一时钟信号由第三时钟信号线ck3_l提供，第三级移位寄存器的第二时钟信号由第四时钟信号线ck4_l提供，第三级移位寄存器的第三时钟信号由第一时钟信号线ck1_l提供，第三级移位寄存器的第四时钟信号由第二时钟信号线ck2_l提供；第四级移位寄存器的第一时钟信号由第四时钟信号线ck4_l提供，第四级移位寄存器的第二时钟信号由第一时钟信号线ck1_l提供，第四级移位寄存器的第三时钟信号由第二时钟信号线ck2_l提供，第四级移位寄存器的第四时钟信号由第三时钟信号线ck3_l提供。各级移位寄存器的无效电平信号由无效电平信号线vgl0提供，各级移位寄存器的第一输入电压信号由第一输入电压信号线v10提供，各级移位寄存器的第二输入电压信号由第二输入电压信号线v20提供。需要说明的是，可以在栅极驱动电路中的第一组移位寄存器单元之前额外设置两级移位寄存器，简称为第一附加移位寄存器和第二附加移位寄存器，(该两级移位寄存器可以不连接显
示面板中的像素电路，其作用是为第一组移位寄存器单元中的前两级移位寄存器提供起始信号)，其中第一组移位寄存器单元中的第一级移位寄存器的第一起始信号sin0由第一附加移位寄存器提供，第一组移位寄存器单元中的第二级移位寄存器第二起始信号sin1由第二附加移位寄存器提供。本发明实施例的栅极驱动电路所需的信号线的数量较少，从而可以减少相应的布线面积及信号线负载，从而可以实现窄边框、低功耗的显示面板。
73.图11为本发明实施例提供的一种栅极驱动电路的仿真结果图，参考图11，当栅极驱动电路的工作环境温度为-20摄氏度，偏置电压为1v时，移位寄存器输出端的输出电压gn为14.928v，由于移位寄存器输出端的理想输出电压gn为15v，因此移位寄存器输出端的输出电压gn的压降为-0.072v；当栅极驱动电路的工作环境温度为70摄氏度，偏置电压为-1v时，移位寄存器输出端的输出电压gn为14.985v，由于移位寄存器输出端的理想输出电压gn为15v，因此移位寄存器输出端的输出电压gn的压降为-0.015v；当栅极驱动电路的工作环境温度为27摄氏度，偏置电压为3v时，移位寄存器输出端的输出电压gn为15v，由于移位寄存器输出端的理想输出电压gn为15v，因此移位寄存器输出端的输出电压gn的压降为0v；当栅极驱动电路的工作环境温度为27摄氏度，偏置电压为-3v时，移位寄存器输出端的输出电压gn为14.98v，由于移位寄存器输出端的理想输出电压gn为15v，因此移位寄存器输出端的输出电压gn的压降为-0.02v。因此，本发明提供的栅极驱动电路稳定性较高，在不同温区和偏置电压下移位寄存器输出端的输出电压gn的压降均小于0.1v，满足各类消费品设计规格，并且可以提升电路的工作温度区间(-20摄氏度～70摄氏度)，扩大电子产品的应用场景和使用范围。
74.图12为本发明实施例提供的一种显示面板的结构示意图，参考图12，该显示面板210包括两个上述实施例所提供的栅极驱动电路，两个栅极驱动电路分别位于相对的第一侧和第二侧，其中一个栅极驱动电路连接显示面板210中的奇数行像素，另一个栅极驱动电路连接中的偶数行像素，具有相应的有益效果。参考图12，显示面板210包括第一栅极驱动电路220a和第二栅极驱动电路220b。下面以显示面板210包括m行像素，m为偶数进行说明。在第一栅极驱动电路220a中，与奇数行栅极线(栅极线g[1]、g[3]、
……
、g[m-1])相连的移位寄存器(sr[1]、sr[3]、
……
、sr[m-1])级联设置于显示面板210的左侧。在第二栅极驱动电路220b中，与偶数行栅极线(栅极线g[2]、g[4]、
……
、g[m])相连的移位寄存器(sr[2]、sr[4]、
……
、sr[m])级联设置于显示面板210的右侧。由第一时钟信号线ck1_l、第二时钟信号线ck2_l、第三时钟信号线ck3_l和第四时钟信号线ck4_l为第一栅极驱动电路220a中的移位寄存器提供时钟信号；由第五时钟信号线ck1_r、第六时钟信号线ck2_r、第七时钟信号线ck3_r和第八时钟信号线ck4_r为第二栅极驱动电路220b中的移位寄存器提供时钟信号，移位寄存器与各条时钟信号线的具体连接方式可以参照上述栅极驱动电路的连接方式，此处不再赘述。由无效电平信号线vgl0为每一级移位寄存器提供无效电平信号，由第一输入电压信号线v10为每一级移位寄存器提供第一输入电压信号，由第二输入电压信号线v20为每一级移位寄存器提供第二输入电压信号。需要说明的是，可以在第一栅极驱动电路220a中的第一组移位寄存器单元之前额外设置两级移位寄存器，简称为第一附加移位寄存器和第二附加移位寄存器，(该两级移位寄存器可以不连接显示面板中的像素电路，其作用是为第一组移位寄存器单元中的前两级移位寄存器提供起始信号)，其中第一组移位寄存器单元中的第一级移位寄存器的第一起始信号sin0由第一附加移位寄存器提供，第一组移位寄存
器单元中的第二级移位寄存器第二起始信号sin1由第二附加移位寄存器提供。在第二栅极驱动电路220b中的第一组移位寄存器单元之前额外设置两级移位寄存器，简称为第三附加移位寄存器和第四附加移位寄存器，(该两级移位寄存器可以不连接显示面板中的像素电路，其作用是为第一组移位寄存器单元中的前两级移位寄存器提供起始信号)，其中，第二栅极驱动电路220b中的第一组移位寄存器单元中的第一级移位寄存器的第一起始信号sin2由第三附加移位寄存器提供，第一组移位寄存器单元中的第二级移位寄存器第二起始信号sin3由第四附加移位寄存器提供。当然本发明并不以此为限制，在一种实施方式中，与偶数行栅极线(栅极线g[2]、g[4]、
……
、g[m])连接的移位寄存器(sr[2]、sr[4]、
……
、sr[m])位于显示面板210的左侧；与奇数行栅极线(栅极线g[1]、g[3]、
……
、g[m-1])连接的移位寄存器(sr[1]、sr[3]、
……
、sr[m-1])位于显示面板210的右侧，本领域的技术人员可以根据具体情况进行选择。图13示意性示出了显示面板210左侧连接奇数行栅极线，右侧连接偶数行栅极线的情况。
[0075]
基于同样的发明构思，本发明实施例还提供了一种显示装置。图13为本发明实施例提供的一种显示装置的结构示意图，如图13所示，该显示装置包括上述实施方式提供的任一种显示面板。在本实施例中，该显示装置可以为图13所示的电子纸，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：手机、电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。
[0076]
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。