信号处理电路以及用以自校准tdqsck的方法
技术领域
1.本发明涉及动态随机存取存储器(dynamic random access memory，dram)，尤其涉及一种用以在读取操作期间自校准(self-calibrate)一tdqsck(其是一存储器时钟信号的一上升边沿(rising edge)以及一数据选通(data strobe，dqs)信号的一上升边沿之间的一偏差(skew))的方法以及相关信号处理电路。
背景技术：
2.在动态随机存取存储器的规格书中定义了tdqsck，其限制了在读取操作期间存储器时钟信号的上升边沿以及数据选通信号的上升边沿之间的相对关系，也就是说，tdqsck代表在读取操作期间存储器时钟信号的上升边沿以及数据选通信号的上升边沿之间的一偏差的最大容忍值以及最小容忍值。动态随机存取存储器的制造商会设置tdqsck的设计目标以小于动态随机存取存储器的规格书中所定义的tdqsck的大小，举例来说，动态随机存取存储器的规格书中所定义的tdqsck的大小是
±
150皮秒(picosecond，ps)，则动态随机存取存储器的制造商可使得动态随机存取存储器的tdqsck小于
±
150皮秒，理想上来说，动态随机存取存储器的tdqsck应接近于0。
3.实际上，动态随机存取存储器的制造商所制造的动态随机存取存储器的tdqsck彼此之间可能会有些许不同，虽然可能皆会小于动态随机存取存储器的规格书中所定义的tdqsck的大小，但tdqsck的分布可能会相当不平均，举例来说，假设一tdqsck分布图具有代表tdqsck值的横轴以及代表动态随机存取存储器的数量的纵轴，倘若对于每一个动态随机存取存储器来说，tdqsck的设置皆相同的话，动态随机存取存储器的数量的分布可能无法集中在tdqsck＝0之处，而可能会相当分散，因此，极需一种用以针对每一个动态随机存取存储器来自校准tdqsck的方法以及相关信号处理电路。
技术实现要素：
4.因此，本发明的目的之一在于提供一种自校准tdqsck的方法以及相关信号处理电路，以解决上述问题。
5.根据本发明的一实施例，提供了一种信号处理电路。该信号处理电路可包含有一延迟锁相回路电路、一数据输出路径电路以及一第一相位检测器电路。延迟锁相回路电路可用以接收一存储器时钟信号，并且根据存储器时钟信号以及一延迟锁相回路反馈信号来产生一延迟锁相回路输出信号，其中延迟锁相回路反馈信号自延迟锁相回路输出信号取得。数据输出路径电路可耦接于延迟锁相回路电路，并且可用以根据延迟锁相回路输出信号来产生一数据选通信号。第一相位检测器电路可耦接于数据输出路径电路，并且可用以接收存储器时钟信号以及数据选通信号，以及检测存储器时钟信号以及数据选通信号之间的一相位差，以产生一第一相位检测结果，其中一第一延迟量被延迟锁相回路电路所使用，以及第一延迟量根据第一相位检测结果而被调整。
6.根据本发明的一实施例，提供了一种自校准一tdqsck的方法。该方法可包含有：进
入一多功能寄存器模式、一读取前置训练模式以及一写入均衡模式，并且预设一tdqsck设置；提供一读取命令并且记录一写入均衡索引信号的一写入均衡状态，其中写入均衡索引信号的写入均衡状态指示存储器时钟信号以及数据选通信号的相位关系；判断tdqsck是否为tdqsck的一最大设置，其中因应tdqsck不是tdqsck的最大设置，降低一延迟量的一数值以使数据选通信号向前位移，再次提供读取命令，以及再次记录写入均衡索引信号的写入均衡状态；以及因应tdqsck是tdqsck的最大设置，再次预设tdqsck设置；判断tdqsck是否为tdqsck的一最小设置，其中因应tdqsck不是tdqsck的最小设置，增加延迟量的数值以使数据选通信号向后位移，再次提供读取命令，以及再次记录写入均衡索引信号的写入均衡状态；以及因应tdqsck是tdqsck的最小设置，离开多功能寄存器模式、读取前置训练模式以及写入均衡模式；更新一tdqsck设置码直到写入均衡索引信号发生转态；以及记录tdqsck设置码。
7.本发明的好处之一是，通过本发明的在读取操作期间自校准tdqsck的方法，对于一tdqsck分布图(其横轴代表tdqsck的不同数值以及纵轴代表芯片(例如动态随机存取存储器)的不同数量)来说，tdqsck的分布可以更集中，此外，在每一个芯片的tdqsck藉由本发明的方法而被自校准之后，可以为每一个芯片将一手动位移码与tdqsck设置码相加，如此一来，在自校准之后的tdqsck分布可以根据设计需求而向左或向右位移，大幅地增加了设计弹性。
附图说明
8.图1为依据本发明一实施例的存储器装置的方块图。
9.图2为依据本发明一实施例的信号处理电路的示意图。
10.图3为依据本发明一实施例的藉由图2所示的信号处理电路所取得的时钟信号、数据选通信号以及写入均衡索引信号的时序图。
11.图4为依据本发明另一实施例的藉由图2所示的信号处理电路所取得的时钟信号、数据选通信号以及写入均衡索引信号的时序图。
12.图5为依据本发明一实施例的用以自校准tdqsck的方法流程图。
13.图6为依据本发明一实施例的在自校准之后的tdqsck分布的示意图。
14.图7为依据本发明一实施例的图6所示的在自校准之后的tdqsck分布的位移的示意图。
15.【符号说明】
16.100:存储器装置
17.10:命令输入接口
18.12:命令解码器
19.14:存储器单元电路
20.16，22:延迟锁相回路电路
21.18:数据先进先出电路
22.20:数据输入/输出接口
23.command_signal:命令信号
24.cs，set_fda:控制信号
25.cair:命令地址信号
26.ck_t:真实时钟信号
27.ck_c:互补时钟信号
28.bank_0～bank_n:存储器库
29.rdata:读取数据
30.dll_out:延迟锁相回路输出信号
31.dq0～dq7，dq8～dq15:数据信号
32.ldqs_t:下真实数据选通信号
33.ldqs_c:下互补数据选通信号
34.udqs_t:上真实数据选通信号
35.udqs_c:上互补数据选通信号
36.200:数据处理电路
37.24:数据输出路径电路
38.26，28:相位检测器电路
39.30:延迟单元电路
40.32:延迟控制器
41.34:追踪延迟电路
42.36，38，42，44:输入缓冲器
43.40，46:相位检测器
44.48:存储装置
45.50_1～50_n:电子熔丝
46.fda:第一延迟量
47.sda:第二延迟量
48.dll_fed:延迟锁相回路反馈信号
49.fp_dr:第一相位检测结果
50.sp_dr:第二相位检测结果
51.fda_code:第一延迟量调整信号
52.ck_wl:时钟写入均衡信号
53.dqs_wl:数据选通写入均衡信号
54.wl_index:写入均衡索引信号
55.s500～s522:步骤
56.702:加法器
具体实施方式
57.图1为依据本发明一实施例的存储器装置100的方块图。存储器装置100，诸如动态随机存取存储器(dynamic random access memory，dram)，可包含有一命令输入接口10、一命令解码器12、一存储器单元(memory cell)电路14、一延迟锁相回路(delay locked loop，dll)电路16、一数据先进先出(first input first output，fifo)电路18以及一数据输入/输出(input/output，i/o)接口20。命令输入接口10可用以接收多个命令信号
command_signal，其中命令信号command_signal可包含有一读取命令re、一差动对的存储器时钟信号(亦即一真实(true)时钟信号ck_t以及一互补(complementary)时钟信号ck_c)、一时钟致能(enable)信号cke、一芯片选择信号cs_n以及多个地址信号(例如bg0、bg1、ba0、ba1以及a0～a13)等等。命令解码器12可耦接于命令输入接口10，并且可用以接收以及解码命令信号command_signal，以产生一命令地址信号cair以及一控制信号cs，其中命令地址信号cair对应于读取命令re，以及控制信号cs藉由多个地址信号来产生的。
58.存储器单元电路14可耦接于命令解码器12，并且可具有多个存储器库(memory bank)bank_0～bank_n，其中存储器单元电路14被控制信号cs所控制，控制信号cs可用以决定存储器库bank_0～bank_n中的一个存储器库中的一存储器地址，以及对应于读取命令re的一读取操作可在该存储器地址上被操作，以自该存储器地址读取一读取数据rdata。延迟锁相回路电路16可用以接收命令地址信号cair以及差动对的存储器时钟信号(亦即真实时钟信号ck_t以及互补时钟信号ck_c)，并且根据存储器时钟信号(例如真实时钟信号ck_t)来产生一延迟锁相回路输出信号dll_out。数据先进先出电路18可耦接于存储器单元电路14以及延迟锁相回路电路16，并且可用以接收读取数据rdata以及延迟锁相回路输出信号dll_out。数据输入/输出接口20可耦接于数据先进先出电路18，并且可用以根据读取数据rdata以及延迟锁相回路输出信号dll_out来产生多个数据(data，dq)信号dq0～dq7、多个数据信号dq8～dq15、一差动对的上数据选通信号(亦即一上真实数据选通信号udqs_t以及一上互补数据选通信号udqs_c)以及一差动对的下数据选通信号(亦即一下真实数据选通信号ldqs_t以及一下互补数据选通信号ldqs_c)，其中差动对的上数据选通信号以及差动对的下数据选通信号分别对应于数据信号dq8～dq15以及数据信号dq0～dq7，以及数据信号dq0～dq7以及数据信号dq8～dq15对应于读取数据rdata。
59.图2为依据本发明一实施例的信号处理电路200的示意图。信号处理电路200可包含有一延迟锁相回路电路22、一数据输出路径电路24、一相位检测器电路26以及一存储装置48，其中图1所示的延迟锁相回路电路16可以藉由图2所示的延迟锁相回路电路22来加以实现，以及图1所示的数据先进先出电路18以及数据输入/输出接口20可以藉由图2所示的数据输出路径电路24来加以实现，因此，图1所示的存储器装置100可被修改以包含相位检测器电路26以及存储装置48，此外，由于在双倍数据率(double data rate，ddr)3存储器以及ddr4存储器中具有写入均衡(write leveling)功能(亦即ddr3存储器以及ddr4存储器均可包含有一写入均衡电路)，因此相位检测器电路26可以藉由该写入均衡电路的一相位检测器电路来加以实现，但是本发明不限于此。
60.延迟锁相回路电路22可用以接收真实时钟信号ck_t，并且根据真实时钟信号ck_t以及一延迟锁相回路反馈信号dll_fed来产生延迟锁相回路输出信号dll_out，其中延迟锁相回路反馈信号dll_fed自延迟锁相回路输出信号dll_out取得。数据输出路径电路24可耦接于延迟锁相回路电路22，并且可用以根据延迟锁相回路输出信号dll_out来产生下真实数据选通信号ldqs_t。相位检测器电路26可耦接于数据输出路径电路24以及存储装置48，并且可用以接收真实时钟信号ck_t以及下真实数据选通信号ldqs_t，以及检测真实时钟信号ck_t以及下真实数据选通信号ldqs_t之间的一相位差，以产生一第一相位检测结果fp_dr，其中一第一延迟量fda可以被延迟锁相回路电路22所使用，以及存储装置48可用以接收第一相位检测结果fp_dr，以及根据第一相位检测结果fp_dr来调整第一延迟量fda。
61.如图2所示，延迟锁相回路电路22可包含有一相位检测器电路28、一延迟单元电路30、一延迟控制器32以及一追踪延迟电路34。相位检测器电路28可用以接收真实时钟信号ck_t以及延迟锁相回路反馈信号dll_fed，并且检测真实时钟信号ck_t以及延迟锁相回路反馈信号dll_fed之间的一相位差，以产生一第二相位检测结果sp_dr。延迟单元电路30可耦接于相位检测器电路28以及数据输出路径电路24，并且可用以将一第二延迟量sda施加至真实时钟信号ck_t，以产生延迟锁相回路输出信号dll_out。延迟控制器32可耦接于相位检测器电路28以及延迟单元电路30，并且可用以根据第二相位检测结果sp_dr来控制延迟单元电路30的第二延迟量sda。追踪延迟电路34可耦接于相位检测器电路28以及延迟单元电路30，并且可用以将第一延迟量fda施加至延迟锁相回路输出信号dll_out，以产生延迟锁相回路反馈信号dll_fed。
62.此外，相位检测器电路28可包含有一输入缓冲器36、一输入缓冲器38以及一相位检测器40。输入缓冲器36可耦接于延迟单元电路30，并且可用以接收以及缓冲真实时钟信号ck_t。输入缓冲器38可耦接于追踪延迟电路34，并且可用以接收以及缓冲延迟锁相回路反馈信号dll_fed。相位检测器40可耦接于输入缓冲器36、输入缓冲器38以及延迟控制器32，并且可用以检测自输入缓冲器36输出的真实时钟信号ck_t以及自输入缓冲器38输出的延迟锁相回路反馈信号dll_fed之间的相位差，以产生并且传送第二相位检测结果sp_dr延迟控制器32。相位检测器电路26可包含有一输入缓冲器42、一输入缓冲器44以及一相位检测器46。输入缓冲器42可耦接于数据输出路径电路24，并且可用以接收以及缓冲下真实数据选通信号ldqs_t。输入缓冲器44可用以接收以及缓冲真实时钟信号ck_t。相位检测器46可耦接于输入缓冲器42、输入缓冲器44以及存储装置48，并且可用以检测自输入缓冲器42输出的下真实数据选通信号ldqs_t以及自输入缓冲器44输出的真实时钟信号ck_t之间的相位差，以产生并且传送第一相位检测结果fp_dr至存储装置48。
63.应注意的是，存储器装置100(例如动态随机存取存储器)，其包含有信号处理电路200，被操作在多功能寄存器(multi-purpose register，mpr)模式、读取前置训练(read preamble training)模式以及写入均衡模式中。第一相位检测结果fp_dr可用以作为一写入均衡索引信号wl_index，以及写入均衡索引信号wl_index的一写入均衡状态ws指示真实时钟信号ck_t以及下真实数据选通信号ldqs_t之间的相位关系，此外，存储装置48可另用以根据第一相位检测结果fp_dr来产生并且传送一第一延迟量调整信号fda_code至追踪延迟电路34，以调整第一延迟量fda，举例来说，当写入均衡索引信号wl_index的写入均衡状态ws等于1(亦即写入均衡索引信号wl_index具有高电平)时，下真实数据选通信号ldqs_t落后(lag behind)真实时钟信号ck_t，并且追踪延迟电路34可根据第一延迟量调整信号fda_code来增加第一延迟量fda的一数值，以使下真实数据选通信号ldqs_t向后位移，又例如，当写入均衡索引信号wl_index的写入均衡状态ws等于0(亦即写入均衡索引信号wl_index具有低电平)时，下真实数据选通信号ldqs_t领先(lead)真实时钟信号ck_t，并且追踪延迟电路34可根据第一延迟量调整信号fda_code来降低第一延迟量fda的数值，以使下真实数据选通信号ldqs_t fda_code向前位移。
64.因此，存储装置48可为第一延迟量fdq支持多个候选值，并且因应写入均衡索引信号wl_index的写入均衡状态ws，存储装置48可另用以藉由自多个候选值中选择出来的一候选值来更新第一延迟量fda的数值(亦即第一延迟量fda根据第一延迟量调整信号fda_code
而被调整)，其中该候选值的一tdqsck设置码可同时被更新。
65.在本实施例中，存储装置48可耦接于追踪延迟电路34以及相位检测器电路26(尤指相位检测器46)，并且可包含有(但不限于)：多个电子熔丝(electronic fuses，efuse)50_1～50_n(n》1)，其中电子熔丝50_1～50_n可具有2n个状态，以及2n个状态分别对应于供第一延迟量fda使用的多个候选值。存储装置48可另用以接收一控制信号set_fda，以及当写入均衡索引信号wl_index于第一延迟量fda的数值被候选值更新后发生转态(toggle)时，存储装置48可另用以记录tdqsck设置码(其对应于第一延迟量fda的目前的设置)，其中控制信号set_fda可控制存储装置48以将第一延迟量调整信号fda_code传送至追踪延迟电路34，以及电子熔丝50_1～50_n上可进行一编程操作，以存储tdqsck设置码(其是一n位码)。在自校准的过程结束时对电子熔丝50_1～50_n进行编程操作之后，一tdqsck设置码(其指示第一延迟量fda的一校准后设置)被记录起来以供后续使用，也就是说，当存储器装置100操作在正常模式下时，存储装置48可参考该tdqsck设置码以控制第一延迟量fda的设置。
66.图3为依据本发明一实施例的藉由图2所示的信号处理电路200所取得的时钟信号、数据选通信号以及写入均衡索引信号的时序图。如图3所示，在时间点t0时下达了一读取命令(标记为“read”)，诸如一多功能寄存器(mpr)读取命令，并且一读取延迟(read latency)等于11(亦即在时间点t11时，读取命令第一次被操作)。虚线l1上方所示的信号(亦即真实时钟信号ck_t以及下真实数据选通信号ldqs_t)为信号处理电路200的外部信号，以及虚线l1下方所示的信号(亦即一时钟写入均衡信号ck_wl、数据选通写入均衡信号dqs_wl以及写入均衡索引信号wl_index)为信号处理电路200的内部信号，其中真实时钟信号ck_t对应于时钟写入均衡信号ck_wl，以及下真实数据选通信号ldqs_t对应于数据选通写入均衡信号dqs_wl。由于下真实数据选通信号ldqs_t落后真实时钟信号ck_t，因此包含有信号处理电路200的存储器装置100(例如动态随机存取存储器)的tdqsck大于0，此外，接近时间点t11以及时间点t12之间的一中间时序时，当数据选通写入均衡信号dqs_wl选通(strobe)时钟写入均衡信号ck_wl之后，写入均衡索引信号wl_index的写入均衡状态ws等于1。
67.在本实施例中，由于包含有信号处理电路200的存储器装置100的tdqsck大于0，因此信号处理电路200的追踪延迟电路34可增加第一延迟量fda的数值，以使下真实数据选通信号ldqs_t向后位移。在下真实数据选通信号ldqs_t向后位移的过程中，以供第一延迟量fda使用的多个候选值可以被追踪延迟电路34所支持，其中因应写入均衡索引信号wl_index的写入均衡状态ws，第一延迟量fda的数值被多个候选值中所选择出来的一候选值更新，此外，在下真实数据选通信号ldqs_t向后位移的过程中，当下真实数据选通信号ldqs_t的上升边沿(rising edge)越过(cross)真实时钟信号ck_t的上升边沿时，数据选通写入均衡信号dqs_wl也会越过时钟写入均衡信号ck_wl的上升边沿，因此，写入均衡索引信号wl_index会发生转态(亦即写入均衡索引信号wl_index的写入均衡状态ws从1转变成0)，此时，存储器装置100的tdqsck接近于0以及tdqsck设置码被存储至存储装置48中。在进行自校准流程之后，可以对电子熔丝50_1～50_n进行一编程操作，以将候选值的tdqsck设置码存储至电子熔丝50_1～50_n中。
68.图4为依据本发明另一实施例的藉由图2所示的信号处理电路200所取得的时钟信
号、数据选通信号以及写入均衡索引信号的时序图。图3与图4的差别在于在图4中的下真实数据选通信号ldqs_t领先真实时钟信号ck_t，并且包含有信号处理电路200的存储器装置100的tdqsck小于0，此外，接近时间点t11时，当数据选通写入均衡信号dqs_wl选通时钟写入均衡信号ck_wl之后，写入均衡索引信号wl_index的写入均衡状态ws等于0，为了简洁起见，在此不再重复描述类似内容。
69.在本实施例中，由于包含有信号处理电路200的存储器装置100的tdqsck小于0，因此信号处理电路200的追踪延迟电路34可降低第一延迟量fda的数值，以使下真实数据选通信号ldqs_t向前位移。在下真实数据选通信号ldqs_t向前位移的过程中，以供第一延迟量fda使用的多个候选值可以被追踪延迟电路34所支持，其中因应写入均衡索引信号wl_index的写入均衡状态ws，第一延迟量fda的数值被多个候选值中所选择出来的一候选值更新，此外，在下真实数据选通信号ldqs_t向前位移的过程中，当下真实数据选通信号ldqs_t的上升边沿越过真实时钟信号ck_t的上升边沿时，数据选通写入均衡信号dqs_wl也会越过时钟写入均衡信号ck_wl的上升边沿，因此，写入均衡索引信号wl_index会发生转态(亦即写入均衡索引信号wl_index的写入均衡状态ws从0转变成1)，此时，存储器装置100的tdqsck接近于0以及tdqsck设置码被存储至存储装置48中。在进行自校准流程之后，可以对电子熔丝50_1～50_n进行一编程操作，以将候选值的tdqsck设置码存储至电子熔丝50_1～50_n中。
70.图5为依据本发明一实施例的用以自校准tdqsck的方法流程图。假若可以得到相同的结果，则步骤不一定要完全遵照图5所示的流程来依序执行，举例来说，图5所示的方法可由信号处理电路200(其可以是存储器装置100的一部分)来加以实现。
71.在步骤s500中，包含有信号处理电路200的存储器装置100(例如动态随机存取存储器)进入多功能寄存器(mpr)模式、读取前置训练模式以及写入均衡模式，并且预设存储器装置100的tdqsck设置。
72.在步骤s502中，提供读取命令(例如多功能寄存器(mpr)读取命令)给信号处理电路200，以及记录写入均衡索引信号wl_index的写入均衡状态ws。
73.在步骤s504中，判断tdqsck是否等于存储器装置100的tdqsck之一最大设置，如果是，进入步骤s508；如果否，则进入步骤s506。
74.在步骤s506中，因应tdqsck不是存储器装置100的tdqsck的最大设置，降低第一延迟量fda的数值以使下真实数据选通信号ldqs_t向前位移，并且回到步骤s502。
75.在步骤s508中，因应tdqsck是存储器装置100的tdqsck的最大设置，再次预设存储器装置100的tdqsck设置。
76.在步骤s510中，再次提供读取命令(例如多功能寄存器(mpr)读取命令)给信号处理电路200，以及再次记录写入均衡索引信号wl_index的写入均衡状态ws。
77.在步骤s512中，判断tdqsck是否等于存储器装置100的tdqsck之一最小设置，如果是，进入步骤s516；如果否，则进入步骤s514。
78.在步骤s514中，因应tdqsck不是存储器装置100的tdqsck的最小设置，增加第一延迟量fda的数值以使下真实数据选通信号ldqs_t向后位移，并且回到步骤s510。
79.在步骤s516中，因应tdqsck是存储器装置100的tdqsck的最小设置，存储器装置100离开多功能寄存器(mpr)模式、读取前置训练模式以及写入均衡模式。
80.在步骤s518中，根据自步骤s506或步骤s514中选择的最新tdqsck设置码来更新tdqsck设置码。
81.在步骤s520中，判断写入均衡索引信号wl_index是否发生转态，如果是，进入步骤s522；如果否，则回到步骤s518。
82.在步骤s522中，在进行自校准流程之后，记录tdqsck设置码并且藉由对电子熔丝50_1～50_n进行编程操作来将tdqsck设置码存储至电子熔丝50_1～50_n中。
83.由于本领域技术人员可通过有关图2所示的信号处理电路200的说明书内容而轻易了解图5所示各步骤的操作，为了简明起见，在本实施例中类似的内容在此不重复赘述。
84.图6为依据本发明一实施例的在自校准之后的tdqsck分布的示意图，其中示意图的横轴代表tdqsck的不同数值(其以纳秒(nanosecond，ns)为单位)，以及示意图的纵轴代表芯片(例如动态随机存取存储器)的不同数量。如图6所示，以虚线呈现的一曲线a是一原始tdqsck分布，以及曲线a中的所有芯片皆具有相同的tdqsck设置码，然而，在一曲线b中，每一个芯片的tdqsck藉由本发明的方法而被自校准，因此，在曲线b中的每一个芯片具有一各自的tdqsck设置码(其分别适合每一个芯片)，并且曲线b的tdqsck分布可以更集中。
85.图7为依据本发明一实施例的图6所示的在自校准之后的tdqsck分布的位移的示意图。在每一个芯片的tdqsck藉由本发明的方法而被自校准之后，可以为每一个芯片将一手动位移码(manual shift code)与tdqsck设置码相加，举例来说，手动位移码用以将每一个芯片的tdqsck向左位移0.01，并且一加法器702用以将手动位移码与tdqsck设置码相加，以为每一个芯片产生一最佳化(optimized)tdqsck设置码，藉由将各自的最佳化tdqsck设置码应用至每一个芯片，图6所示的在自校准之后的tdqsck分布向左位移0.01。
86.以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。