1.本发明属于可编程电路设计技术领域，特别涉及一种堆叠式双忆阻器存储结构、存储电路及工作方法。
背景技术：
2.忆阻存储阵列存储信息具有其他存储不可比拟的优势，相较于普通存储器仅仅能够存储若干个状态，忆阻器能够凭借丰富状态调整，在消耗资源极少的情况下，存储大量的浮点信息。
3.目前的忆阻器存在有状态迁移引发的阻抗变化特点，导致实际的忆阻存储电路会有存储不稳定的特点，虽然部分先进的实验室能够制作出性能优异的器件，但是往往也伴随着成品率低的特点，如何能够在现有的基础上采用新的结构实现新型稳定的存储器，这是一种愈发明显的研究和发展趋势。因此需要研究一种可以通过稳定的忆阻存储单元结构来构建新的存储器，同时在节省大量资源的前提下，使得忆阻存储电路的存储容量以及信号处理方面更具优势。
技术实现要素：
4.发明目的：针对上述背景技术中存在的问题，本发明提供了一种堆叠式双忆阻器存储结构、存储电路及工作方法，不仅能够更稳定地存储信息，而且在目前有限实验条件的情况下，还能够节省大量的资源，并能够通过指定的方式输出稳定信号。
5.技术方案：
6.一种堆叠式双忆阻器存储结构，每个忆阻器存储单元包括反向相连的忆阻器m1和忆阻器m2；每个忆阻器的上电极和下电极分别设有第一金属丝线和第二金属丝线；所述第一金属丝线连通读取层电路，第二金属丝线连通编码层电路；
7.所述忆阻器m1和忆阻器m2通过下电极的对应第一金属丝线连通，忆阻器m1通过上电极的第一金属丝线与mos管一端串联，忆阻器m2通过上电极的第一金属丝线与二极管vd正极相连；
8.所述忆阻器m1和忆阻器m2的上下电极中的第二金属丝线分别连接至编码层电路；忆阻器m1通过上电极的第二金属丝线连接至编码层电路的2t组件，下电极通过第二金属丝线连接至vd端；忆阻器m2通过下电极的第二金属丝线连接至编码层电路的2t组件，上电极通过第二金属丝线连接至vd端。
9.一种采用上述堆叠式双忆阻器存储结构的电路结构，所述电路结构包括编码层电路和读取层电路；
10.所述编码层电路包括若干列连接在同一vs端和vd端之间的2t1m组件；所述2t1m组件包括串联的2t组件和忆阻器m，且每一列的忆阻器m按忆阻器m1、忆阻器m2的循环交替排列；所述2t1m组件中每一行2t组件共用控制信号{wl}和{wl-}；所述vs端通过寄存器cod_address_reg选择通路，cod_address_reg的输入包括时钟信号clk和外部控制信号ctrol_
information；
11.所述读取层电路包括连接在读取电平vb和vc端之间的读取单元；每个读取单元包括依次串联的mos管、忆阻器m1、忆阻器m2和二极管vd，且忆阻器m2和二极管vd之间连接电阻r一端，电阻r另一端连接至vc端；所述二极管vd的输出端连接至数据缓冲器中的输出模块单元；所述每一行读取单元的中的mos管另一端共同连接至读取电平vb端；一列读取单元的mos管g极共用一个控制信号{s-}，各列控制信号{s-}由位信号通道选择器控制；每一行读取单元共用一个输出端。
12.进一步地，所述读取层电路每一行读取单元用的输出端连接至数据缓冲器中的独立输出模块单元；每个输出模块单元包括一个输入端和一个输出端，使能端en同时连接至各输出模块单元，控制输出模块单元的输出。
13.一种采用上述堆叠式双忆阻器存储电路结构的工作方法，包括以下步骤：
14.步骤s1、编码层电路工作前，读取层电路中控制信号{s-}、读取电平vb和vc停止工作；编码层电路中cod_address_reg根据输入的时钟信号clk和外部控制信号ctrol_information选择需要编码的列，提供对应的工作电平vs和工作电平vd，对于忆阻器m1构成的列，通过输入控制信号{wl}对忆阻器m1所在列的忆阻器进行编码；对于忆阻器m2构成的列，提供对应的工作电平vs-，通过输入控制信号{wl-}对忆阻器进行编码，依次对各列依次进行编码；
15.步骤s2、编码层电路完成编码后，编码层工作电平vd、控制信号{wl}和{wl-}停止工作，读取层电路提供读取电平vb和vc，由位信号通道选择器输出控制信号{s-}，驱动读取单元，输出信号至数据缓冲器中的输出模块单元，并通过使能端en控制同一输出读取信号。
16.一种采用上述堆叠式双忆阻器存储电路结构的格式化方法，包括如下步骤：
17.步骤l1、格式化之前，读取层电路中控制信号{s-}、读取电平vb和vc停止工作；
18.步骤l2、在编码层电路中，cod_address_reg通过时钟信号clk和外部控制信号ctrol_information依次选择由忆阻器m1构成的若干列，提供工作电平vd、{vs},并通过控制信号{wl-}对所有的忆阻器m1进行反向编码；使所有忆阻器m1恢复至初始状态；
19.步骤l3、cod_address_reg通过时钟信号clk和外部控制信号ctrol_information依次选择由忆阻器m2构成的若干列，提供工作电平vd、{vs},并通过控制信号{wl}对所有的忆阻器m2进行反向编码；使所有忆阻器m2恢复至初始状态，即完成了所有忆阻器存储单元的格式化工作。
20.本发明采用的技术方案与现有技术方案相比，具有以下有益效果：
21.本发明采用双忆阻器反向连接的结构构成基本存储单元，并基于存储单元将编码层和读取层电路合并设计为堆叠式结构，既保证了资源的合理使用，更提升了忆阻器作为存储核心单元的稳定性，保证了存储阵列在存储数据时的优势，从而使忆阻器在存储器中的应用具有更好的适用性。
附图说明
22.图1a是本发明提供的单个忆阻器存储单元俯视图结构示意图；
23.图1b是本发明提供的读取层第一金属丝线连接忆阻器的结构示意图；
24.图1c是本发明提供的忆阻器由第二金属丝线连接到编码层的结构示意图；
25.图1d是本发明提供的忆阻器在编码层和读取层间的连接关系示意图；
26.图2a是本发明提供的读取层单个存储单元的结构示意图；
27.图2b是本发明提供的读取层电路结构示意图；
28.图3是本发明提供的编码层电路结构示意图；
29.图4a是本发明提供的输出模块单元示意图；
30.图4b是本发明提供的4端口输出的数据缓冲器结构示意图；
31.图5是本发明提供的堆叠式双忆阻结构的存储电路结构示意图。
具体实施方式
32.下面结合附图对本发明做更进一步的解释。
33.本发明提供了一种堆叠式双忆阻器存储电路结构，特点在于基于双忆阻器反向连接的结构，设计了堆叠式的编码层和读取层电路结构。首先介绍本发明设计的忆阻器存储单元，具体结构如图1a-图1d所示，单个忆阻器存储单元包括反向相连的忆阻器m1和忆阻器m2。每个忆阻器的上电极和下电极分别设有第一金属丝线和第二金属丝线。第一金属丝线连通读取层电路，第二金属丝线连通编码层电路。图1b中忆阻器m1和忆阻器m2通过下电极的对应第一金属丝线连通，图1c中可以看出，忆阻器m1和忆阻器m2分别通过其第二金属丝线连接至编码层电路。
34.单个忆阻器存储单元结构设计完毕后，分别设计其连接的编码层和读取层的电路结构。具体地，如图2a-图2b所示，首先介绍读取层电路结构。对于单个读取单元，忆阻器m1通过上电极的第一金属丝线与mos管一端串联，忆阻器m2通过上电极的第一金属丝线与二极管vd正极相连。读取层电路则包括连接在读取电平vb和vc端之间的读取单元。每个读取单元包括依次串联的mos管、忆阻器m1、忆阻器m2和二极管vd，且忆阻器m2和二极管vd之间连接电阻r一端，电阻r另一端连接至vc端。二极管vd的输出端连接至数据缓冲器中的输出模块单元；。每一行读取单元的中的mos管另一端共同连接至读取电平vb端。一列读取单元的mos管g极共用一个控制信号{s-}，各列控制信号{s-}由位信号通道选择器控制。每一行读取单元共用一个输出端。
35.读取层电路每一行读取单元用的输出端连接至数据缓冲器中的独立输出模块单元，如图4a-图4b所示。每个输出模块单元包括一个输入端和一个输出端，使能端en同时连接至各输出模块单元，控制输出模块单元的输出。本实施例中采用数据缓冲器的目的在于，不同列的输出信号输出时间上存在先后差异，需要采用数据缓冲器对其到达时间进行统一，通过使能端en控制同时输出读取结果，保证输出的时间一致。
36.接着介绍编码层电路结构。忆阻器m1和m2分别连接至编码层电路，如图3所示，编码层电路包括若干列连接在同一vs端和vd端之间的2t1m组件。2t1m组件包括串联的2t组件和忆阻器m，且每一列的忆阻器m按忆阻器m1、忆阻器m2的循环交替排列。
37.忆阻器m1和忆阻器m2的上下电极中的第二金属丝线分别连接至编码层电路；忆阻器m1通过上电极的第二金属丝线连接至编码层电路的2t组件，下电极通过第二金属丝线连接至vd端；忆阻器m2通过下电极的第二金属丝线连接至编码层电路的2t组件，上电极通过第二金属丝线连接至vd端。
38.本实施例中，vs1连接至第一行所有的2t1m组件左侧，vs1-连接至第二行所有2t1m
组件左侧，vs1和vs1-控制了同一个忆阻器存储单元中两个忆阻器的编码过程，后续依次类推。2t1m组件中每一行2t组件共用控制信号{wl}和{wl-}。vs端通过寄存器cod_address_reg选择通路，cod_address_reg的输入包括时钟信号clk和外部控制信号ctrol_information。
39.下面给出堆叠式双忆阻器存储电路结构的工作方法，参考图5，包括编码层电路编码部分和读取层电路读取部分，具体步骤如下：
40.步骤s1、编码层电路编码。此时读取层电路中控制信号{s-}、读取电平vb和vc停止工作。编码层电路中cod_address_reg根据输入的时钟信号clk和外部控制信号ctrol_information选择需要编码的列，提供工作电平vd，对于忆阻器m1构成的列，通过输入控制信号{wl}对忆阻器进行编码，对于忆阻器m2构成的列，通过输入控制信号{wl-}对忆阻器进行编码，完成对各忆阻器存储单元的编码。
41.具体地，通过clk和ctrol_information来选择vs1，提供工作电平vd，在编码层通过控制信号wl1实现对该列第一行忆阻器m1的编码，完成信息的存储。在编码该列的第一行m1编码的同时，同时通过控制其他行{m1}对应的{wl}，对该列对应的其他行忆阻{m1}也同时进行编码。编码完成之后，控制信号{wl}停止工作。
42.通过clk和ctrol_information来选择vs1-，提供工作电平vd，在编码层通过控制信号wl1-实现对该列第一行忆阻器m2的编码，完成信息的存储。在编码该列的第一行m2编码的同时，同时通过控制其他行{m2}对应的{wl-}，对该列对应的其他行忆阻{m2}也同时进行编码。编码完成之后，控制信号{wl-}停止工作。
43.同理，通过clk和ctrol_information来选择其他列{m1}、{m2}对应的{vs}、{vs-}信号，提供工作电平vd，在编码层通过控制信号{wl}、{wl-}依次实现对其他行忆阻器{m1}和忆阻器{m2}的编码，完成本存储器中忆阻阵列信息的存储。
44.步骤s2、编码层电路完成编码后，编码层工作电平vd、控制信号{wl}和{wl-}停止工作，读取层电路提供读取电平vb和vc，由位信号通道选择器channel selector输出控制信号{s-}，驱动读取单元，输出信号至数据缓冲器中的输出模块单元，并通过使能端en控制同一输出读取信号。
45.完成读取后，需要对上述存储电路结构进行格式化，具体格式化步骤如下：
46.步骤l1、格式化之前，读取层电路中控制信号{s-}、读取电平vb和vc停止工作。
47.步骤l2、在编码层电路中，cod_address_reg通过时钟信号clk和外部控制信号ctrol_information依次选择由忆阻器m1构成的若干列，并通过控制信号{wl-}对所有的忆阻器m1进行反向编码。使所有忆阻器m1恢复至初始状态。
48.步骤l3、cod_address_reg通过时钟信号clk和外部控制信号ctrol_information依次选择由忆阻器m2构成的若干列，并通过控制信号{wl}对所有的忆阻器m2进行反向编码。使所有忆阻器m2恢复至初始状态，即完成了所有忆阻器存储单元的格式化。
49.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。