一种供选择的容错量子逻辑电路的构造方法、电子设备和存储介质-j9九游会真人

1.本发明涉及量子逻辑电路领域，尤其涉及一种供选择的容错量子逻辑电路的构造方法、电子设备和存储介质。


背景技术：

2.量子逻辑电路，也称量子线路，是最常用的通用量子计算模型，表示在抽象概念下，对于量子比特进行操作的线路，其组成包括了量子比特、线路(时间线)以及各种量子逻辑门。最后常需要量子测量将结果读取出来。其从本质上是一个量子逻辑门的执行序列，它是从左至右依次执行的。量子逻辑门的合集被称为通用量子门库，而通用逻辑门库的构成不是唯一的，例如：有{cnot，单量子位u}门库、{toffoli，h，p}门库，{cnot，h，t}门库。
3.量子纠错码是克服量子态退相干，从而实现量子计算的有效方案，其能够通过编码、检错及纠错步骤纠正出错的量子态，从而保证存储和传输中量子信息的正确性。面对量子逻辑电路中复杂的量子逻辑门操作，其中一旦存在错误，其会迅速地增殖与传播，而量子纠错码的纠错能力始终是一定的，增加的错误无法被纠错，这样便会获取不到理想的计算结果。因此，在量子逻辑电路的构造过程中，需要通过容错计算规范量子态制备、测量、逻辑门操作等过程，使得错误限制在一定的阈值内，保证计算的精确性和可持续性。
4.现有技术中分别提供了以steane-[[7,1,3]]纠错码(下称7码)和以reed-muller-[[15,1,3]]纠错码(下称15码)的两种方式所支持的{cnot，h，t}门库，分别为7码门库和15码门库。其中，7码门库的纠错能力强，但是其实现时间较长(尤其是对于t门的实现)；而15码门库相较于7码门库的纠错能力不弱，但是其实现时间较短(尤其是对于t门的实现)。当用户需要构造量子逻辑电路，可以根据实际需求进行选择对应的通用量子门库。然而由于选择较少，使得构造出来的量子逻辑电路仅能单方面突出表现其中一方面的性能。


技术实现要素：

[0005]
本发明的目的在于克服现有技术的不足，提供一种供选择的容错量子逻辑电路的构造方法、电子设备和存储介质。
[0006]
本发明的目的是通过以下技术方案来实现的：
[0007]
本发明的第一方面，提供一种供选择的容错量子逻辑电路的构造方法，包括以下步骤：
[0008]
获取用户的量子逻辑电路构造需求，所述量子逻辑电路构造需求包括以纠错能力为主、以实现时间为主、综合纠错能力和实现时间在内的性能需求；
[0009]
根据性能需求，提供对应类型的通用量子门库，每个通用量子门库均包括h门、cnot门和t门；其中：以纠错能力为主的通用量子门库为7码门库，以实现时间为主的通用量子门库为15码门库，综合纠错能力和实现时间的通用量子门库为非均匀门库；7码为steane-[[7,1,3]]纠错码，15码为reed-muller-[[15,1,3]]纠错码；
[0010]
所述非均匀门库为包含33个物理量子比特的量子门库，其中第1～15个量子比特为第0号位、第16～19个量子比特分别为第1～4号位、第20～26个量子比特为第5号位、第27～第33个量子比特为第6号位；
[0011]
非均匀门库的h门的第0号位采用15码的第一逻辑h门，h门的第1～4号位为物理h门，h门的第5号位和第6号位均采用7码的第二逻辑h门；
[0012]
非均匀门库的cnot门包括以第5号位或第6号位为控制位、以第0号位为目标位的第一cnot门，以第0号位为控制位、以第5号位或第6号位为目标位的第二cnot门，以第5号位为控制位、以第6号位为目标位的第三cnot门，以第6号位为控制位、以第5号位为目标位的第四cnot门，其中第三cnot门和第四cnot门为7码的cnot门；
[0013]
非均匀门库的t门包括顺次设置的：第四cnot门，以第5号位为控制位、以第0号位为目标位的第一cnot门，15码的逻辑t门，以第5号位为控制位、以第0号位为目标位的第一cnot门，第四cnot门。
[0014]
进一步地，所述第一cnot门和第二cnot门为分段容错结构，即在每个逻辑电路被分为至少两个子段，在每个子段后方连接有一个纠错模块。
[0015]
进一步地，第一cnot门的22个量子比特，分别对应于q0～q21，其中前7个量子比特对应第5号位或第6号位，后15个量子比特对应于第0号位；
[0016]
整个第一cnot门被分为两段，第一cnot门的第一段顺次包括：q0为控制位、q7为目标位的第一子cnot门，q1为控制位、q8为目标位的第二子cnot门，q2为控制位、q9为目标位的第三子cnot门，q3为控制位、q10为目标位的第四子cnot门，q4为控制位、q11为目标位的第五子cnot门，q5为控制位、q12为目标位的第六子cnot门，q6为控制位、q13为目标位的第七子cnot门，q0为控制位、q14为目标位的第八子cnot门，q1为控制位、q14为目标位的第九子cnot门；
[0017]
第一cnot门的第二段顺次包括：q2为控制位、q14为目标位的第十子cnot门，q0为控制位、q15为目标位的第十一子cnot门，q1为控制位、q16为目标位的第十二子cnot门，q2为控制位、q17为目标位的第十三子cnot门，q3为控制位、q18为目标位的第十四子cnot门，q4为控制位、q19为目标位的第十五子cnot门，q5为控制位、q20为目标位的第十六子cnot门，q6为控制位、q21为目标位的第十七子cnot门；
[0018]
第一cnot门的第一段后连接有第一纠错模块ε1，第一cnot门的第二段后连接有第二纠错模块ε2。
[0019]
进一步地，所述第一纠错模块ε1具体实现方式为：
[0020]
依照分段容错纠错策略，第一纠错模块ε1为常数型稳定子的投影测量过程，在此过程中对常数稳定子进行测量以得到可扩散性错误的相关信息；具体而言，在第一纠错模块ε1中，利用shor所设计的容错校验信息提取策略，针对控制逻辑量子位即控制位，依次测量稳定子：z_{0}z_{2}z_{4}z_{6}、z_{1}z_{2}z_{5}z_{6}、z_{3}z_{4}z_{5}z_{6}；
[0021]
针对目标逻辑量子位即目标位，依次测量稳定子：x_{14}x_{15}x_{16}x_{17}x_{18}x_{19}x_{20}x_{21}、x_{10}x_{11}x_{12}x_{13}x_{18}x_{19}x_{20}x_{21}、x_{8}x_{9}x_{12}x_{13}x_{16}x_{17}x_{20}x_{21}、x_{7}x_{9}x_{11}x_{13}x_{15}x_{17}x_{19}x_{21}；
[0022]
所述第二纠错模块ε2具体为：
[0023]
依照分段容错策略，第二纠错模块ε2为在末尾的纠错过程，需要对控制逻辑量子位于目标逻辑量子位分别进行一轮完整的稳定子测量，提取校验信息，并与第一纠错模块ε1中获取的信息一并送入解码器进行解码并纠错；具体而言，在第二纠错模块ε2中，利用steane所设计的容错校验信息提取策略，针对控制逻辑量子位即控制位，依次测量稳定子：z_{0}z_{2}z_{4}z_{6}、z_{1}z_{2}z_{5}z_{6}、z_{3}z_{4}z_{5}z_{6}、x_{0}x_{2}x_{4}x_{6}、x_{1}x_{2}x_{5}x_{6}、x_{3}x_{4}x_{5}x_{6}；
[0024]
针对目标逻辑量子位即目标位，依次测量稳定子x_{14}x_{15}x_{16}x_{17}x_{18}x_{19}x_{20}x_{21}、x_{10}x_{11}x_{12}x_{13}x_{18}x_{19}x_{20}x_{21}、x_{8}x_{9}x_{12}x_{13}x_{16}x_{17}x_{20}x_{21}、x_{7}x_{9}x_{11}x_{13}x_{15}x_{17}x_{19}x_{21}、z_{14}z_{15}z_{16}z_{17}z_{18}z_{19}z_{20}z_{21}、z_{10}z_{11}z_{12}z_{13}z_{18}z_{19}z_{20}z_{21}、z_{8}z_{9}z_{12}z_{13}z_{16}z_{17}z_{20}z_{21}、z_{7}z_{9}z_{11}z_{13}z_{15}z_{17}z_{19}z_{21}、z_{18}z_{19}z_{20}z_{21}、z_{16}z_{17}z_{20}z_{21}、z_{15}z_{17}z_{19}z_{21}、z_{12}z_{13}z_{20}z_{21}、z_{11}z_{13}z_{19}z_{21}、z_{9}z_{13}z_{17}z_{21}；
[0025]
其中数字0～21分别代表q0～q21。
[0026]
进一步地，第二cnot门的22个量子比特，分别对应于q22～q43，其中前15个量子比特对应于第0号位，后7个量子比特对应第5号位或第6号位；
[0027]
整个第二cnot门被分为两段，第二cnot门的第一段顺次包括：q22为控制位、q37为目标位的第十八子cnot门，q23为控制位、q38为目标位的第十九子cnot门，q24为控制位、q39为目标位的第二十子cnot门，q25为控制位、q40为目标位的第二十一子cnot门，q26为控制位、q41为目标位的第二十二子cnot门，q27为控制位、q42为目标位的第二十三子cnot门，q28为控制位、q43为目标位的第二十四子cnot门，q29为控制位、q37为目标位的第二十五子cnot门，q29为控制位、q38为目标位的第二十六子cnot门；
[0028]
第二cnot门的第二段顺次包括：q29为控制位、q39为目标位的第二十七子cnot门，q30为控制位、q37为目标位的第二十八子cnot门，q31为控制位、q38为目标位的第二十九子cnot门，q32为控制位、q39为目标位的第三十子cnot门，q33为控制位、q40为目标位的第三十一子cnot门，q34为控制位、q41为目标位的第三十二子cnot门，q35为控制位、q42为目标位的第三十三子cnot门，q36为控制位、q43为目标位的第三十四子cnot门；
[0029]
第二cnot门的第一段后连接有第三纠错模块ε3，第二cnot门的第二段后连接有第四纠错模块ε4。
[0030]
进一步地，所述第三纠错模块ε3具体为：
[0031]
依照分段容错纠错策略，第三纠错模块ε3为常数型稳定子的投影测量过程，在此过程中对常数稳定子进行测量以得到可扩散性错误的相关信息；具体而言，在第三纠错模块ε3中，利用shor所设计的容错校验信息提取策略，针对控制逻辑量子位即控制位，依次测量z_{29}z_{30}z_{31}z_{32}z_{33}z_{34}z_{35}z_{36}、z_{25}z_{26}z_{27}z_{28}z_{33}z_{34}z_{35}z_{36}、z_{23}z_{24}z_{27}z_{28}z_{31}z_{32}z_{35}z_{36}、z_{22}z_{24}z_{26}z_{28}z_{30}z_{32}z_{34}z_{36}、z_{33}z_{34}z_{35}z_{36}、z_{31}z_{32}z_{35}z_{36}、z_{30}z_{32}z_{34}z_{36}、z_{27}z_{28}z_{35}z_{36}、z_{26}z_{28}z_{34}z_{36}、z_{24}z_{28}z_{32}z_{36}；
[0032]
针对目标逻辑量子位即目标位，依次测量稳定子x_{37}x_{39}x_{41}x_{43}、x_{38}x_{39}x_{42}x_{43}、x_{40}x_{41}x_{42}x_{43}；
[0033]
所述第四纠错模块ε4具体为：
[0034]
依照分段容错策略，第四纠错模块ε4为在末尾的纠错过程，需要对控制逻辑量子位于目标逻辑量子位分别进行一轮完整的稳定子测量，提取校验信息，并与第三纠错模块ε3中获取的信息一并送入解码器进行解码并纠错，具体而言，在该模块中，利用steane所设计的容错校验信息提取策略，针对控制逻辑量子位即控制位，依次测量稳定子x_{29}x_{30}x_{31}x_{32}x_{33}x_{34}x_{35}x_{36}、x_{25}x_{26}x_{27}x_{28}x_{33}x_{34}x_{35}x_{36}、x_{23}x_{24}x_{27}x_{28}x_{31}x_{32}x_{35}x_{36}、x_{22}x_{24}x_{26}x_{28}x_{30}x_{32}x_{34}x_{36}、z_{29}z_{30}z_{31}z_{32}z_{33}z_{34}z_{35}z_{36}、z_{25}z_{26}z_{27}z_{28}z_{33}z_{34}z_{35}z_{36}、z_{23}z_{24}z_{27}z_{28}z_{31}z_{32}z_{35}z_{36}、z_{22}z_{24}z_{26}z_{28}z_{30}z_{32}z_{34}z_{36}、z_{33}z_{34}z_{35}z_{36}、z_{31}z_{32}z_{35}z_{36}、z_{30}z_{32}z_{34}z_{36}、z_{27}z_{28}z_{35}z_{36}、z_{26}z_{28}z_{34}z_{36}、z_{24}z_{28}z_{32}z_{36}；
[0035]
针对目标逻辑量子位即目标位，依次测量稳定子z_{37}z_{39}z_{41}z_{43}、z_{38}z_{39}z_{42}z_{43},z_{40}z_{41}z_{42}z_{43}，x_{37}x_{39}x_{41}x_{43},x_{38}x_{39}x_{42}x_{43},x_{40}x_{41}x_{42}x_{43}；
[0036]
其中数字22～43分别代表q22～q43。
[0037]
进一步地，所述量子逻辑电路构造需求还包括使用t门和不使用t门在内的使用需求；
[0038]
所述根据性能需求，提供对应类型的通用量子门库，包括：
[0039]
首先对量子逻辑电路构造需求的使用需求进行判断，若使用需求为使用t门，则进一步进行性能需求的判断，并直接根据性能需求的选择作提供对应类型的通用量子门库。
[0040]
进一步地，若使用需求为不使用t门，则直接提供7码门库。
[0041]
本发明的第二方面，提供一种电子设备，包括存储单元和处理单元，所述存储单元上存储有可在所述处理单元上运行的计算机指令，所述处理单元运行所述计算机指令时执行所述的一种供选择的容错量子逻辑电路的构造方法的步骤。
[0042]
本发明的第三方面，提供一种存储介质，其上存储有计算机指令，所述计算机指令运行时执行所述的一种供选择的容错量子逻辑电路的构造方法的步骤。
[0043]
本发明的有益效果是：
[0044]
在本发明的一示例性实施例中，当用户需要构造量子逻辑电路时，首先获取用户的量子逻辑电路构造需求，并根据性能需求，提供对应类型的通用量子门库；同时，在现有的7码门库和15码门库的基础上，提供可以了一种可以综合纠错能力和实现时间的新的通用量子门库即非均匀门库，从而可以满足用户不同的纠错能力和实现时间的需求。
附图说明
[0045]
图1为本发明一示例性实施例中提供的一种供选择的容错量子逻辑电路的构造方法的流程图；
[0046]
图2为本发明一示例性实施例中提供的15码门库、非均匀门库、7码门库的h门的结构示意图；
[0047]
图3为本发明一示例性实施例中提供的7码门库的cnot门的结构示意图；
[0048]
图4为本发明一示例性实施例中提供的非均匀门库的cnot门的类型示意图；
[0049]
图5为本发明一示例性实施例中提供的15码门库、非均匀门库、7码门库的t门的结构示意图；
[0050]
图6为本发明一示例性实施例中提供的15码门库、非均匀门库、7码门库的数据比较示意图；
[0051]
图7为本发明一示例性实施例中提供的非均匀门库的h门在标准退极化噪声环境下的逻辑错误率曲线及错误阈值示意图；
[0052]
图8为本发明一示例性实施例中提供的非均匀门库的cnot门在标准退极化噪声环境下的逻辑错误率曲线及错误阈值示意图；
[0053]
图9为本发明一示例性实施例中提供的非均匀门库的t门的在标准退极化噪声环境下的逻辑错误率曲线及错误阈值示意图；
[0054]
图10为本发明一示例性实施例中提供的非均匀门库的第一cnot门的结构示意图；
[0055]
图11为本发明一示例性实施例中提供的非均匀门库的第二cnot门的结构示意图；
[0056]
图12为本发明又一示例性实施例中提供的一种供选择的容错量子逻辑电路的构造方法的流程图。
具体实施方式
[0057]
下面结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0058]
在本发明的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，属于“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0059]
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
[0060]
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0061]
参见图1，图1示出了本发明一示例性实施例中提供的一种供选择的容错量子逻辑电路的构造方法的流程图，包括以下步骤：
[0062]
获取用户的量子逻辑电路构造需求，所述量子逻辑电路构造需求包括以纠错能力为主、以实现时间为主、综合纠错能力和实现时间在内的性能需求；
[0063]
根据性能需求，提供对应类型的通用量子门库，每个通用量子门库均包括h门、cnot门和t门；其中：以纠错能力为主的通用量子门库为7码门库，以实现时间为主的通用量子门库为15码门库，综合纠错能力和实现时间的通用量子门库为非均匀门库；7码为steane-[[7,1,3]]纠错码，15码为reed-muller-[[15,1,3]]纠错码；
[0064]
所述非均匀门库为包含33个物理量子比特的量子门库，其中第1～15个量子比特为第0号位、第16～19个量子比特分别为第1～4号位、第20～26个量子比特为第5号位、第27～第33个量子比特为第6号位；
[0065]
非均匀门库的h门的第0号位采用15码的第一逻辑h门，h门的第1～4号位为物理h门，h门的第5号位和第6号位均采用7码的第二逻辑h门；
[0066]
非均匀门库的cnot门包括以第5号位或第6号位为控制位、以第0号位为目标位的第一cnot门，以第0号位为控制位、以第5号位或第6号位为目标位的第二cnot门，以第5号位为控制位、以第6号位为目标位的第三cnot门，以第6号位为控制位、以第5号位为目标位的第四cnot门，其中第三cnot门和第四cnot门为7码的cnot门；
[0067]
非均匀门库的t门包括顺次设置的：第四cnot门，以第5号位为控制位、以第0号位为目标位的第一cnot门，15码的逻辑t门，以第5号位为控制位、以第0号位为目标位的第一cnot门，第四cnot门。
[0068]
具体地，在本示例性实施例中，首先获取用户的量子逻辑电路构造需求，然后根据用户的量子逻辑电路构造需求提供对应的通用量子门库，通用量子门库为{cnot，h，t}门库。
[0069]
其中，量子逻辑电路构造需求包括以纠错能力为主、以实现时间为主、综合纠错能力和实现时间在内的性能需求；当性能需求为以纠错能力为主时，提供的通用量子门库为7码门库；当性能需求为以实现时间为主时，提供的通用量子门库为15码门库；当性能需求为综合纠错能力和实现时间时，提供的通用量子门库为非均匀门库。
[0070]
其中，图2的从左至右分别示出了15码门库、非均匀门库、7码门库的h门的结构，其中15码门库的h门包括三个非容错模块(位于其0号位/5号位/6号位)即15码的第一逻辑h门，其余位置(1号位/2号位/3号位/4号位)为物理h门；7码门库的h门包括三个容错模块(位于其0号位/1号位/2号位)即7码的第二逻辑h门，其余位置(3号位/4号位/5号位/6号位)为物理h门。而对于本示例性实施例提供的非均匀门库的h门，其第0号位采用15码的第一逻辑h门实现，第1～4号位为物理h门，第5号位和第6号位均采用7码的第二逻辑h门。
[0071]
15码门库的第一逻辑h门是非容错结构，而7码门库的第二逻辑h门是横向容错结构的。事实上，低编码层的非容错模块越少，其整体电路结构就更加稳定并减少错误扩散发生的概率，从而具有更高的错误阈值，因此通过非均匀门库的设置，相较于15码有效的减少了容错量子门结构中的非容错低层编码模块数量，可以一定情况下提高纠错能力。
[0072]
15码门库和7码门库的cnot门时横向容错结构的，图3示出了7码门库的cnot门的结构，15码门库的cnot门结构同理可推。7码门库的cnot门是横向容错结构，在这种电路结构中，控制逻辑量子比特(控制位)中的每个物理量子比特与目标逻辑量子比特(目标位)中的相同索引的物理量子比特被施加物理cnot门(第0号位对应第0号位，以此类推)，且这七个物理cnot门以并行的方式在同一个时间步长内被施加。同样的，15码门库的cnot门也是横向容错结构。而对于非均匀门库的cnot门，除开第1～4号位为4个量子比特，第0号位包括
15个量子比特，第5号位和第6号位包括7个量子比特，因此如图4所示，其包括四种cnot门：(1)以第5号位或第6号位为控制位、以第0号位为目标位的第一cnot门(图4左)；(2)以第0号位为控制位、以第5号位或第6号位为目标位的第二cnot门(图4中)；(3)和(4)以第5号位为控制位、以第6号位为目标位的第三cnot门(图4右)，以第6号位为控制位、以第5号位为目标位的第四cnot门，其中第三cnot门和第四cnot门为7码的cnot门(图4右)。
[0073]
图5的从上至下分别示出了15码门库、非均匀门库、7码门库的t门的结构，其中7码门库实现t门所需的结构较多，因此其实现时间也较长。而对于非均匀门库，其参考15码门库的t门结构实现，结构相较于7码门库更为简单，因此实现时间较短。
[0074]
图6示出了15码门库(49-qubit)、非均匀门库(33-qubit)、7码门库(25qubit)的比较，图6的第二列示出了3种通用量子门库的h门(hadamard)、cnot门(第一cnot门和第二cnot门)和t门的容错阈值，其中容错阈值越高纠错能力越强，可以看出7码门库的纠错能力是最强的；图6的第三列示出了3种通用量子门库的t门的实现时间(h门和cnot门的实现时间差异较小，可以忽略不计)，可以看出，15码门库的实现时间是最短的；同时，非均匀门库的纠错能力和实现时间均在中位。因此，当性能需求为以纠错能力为主时，提供的通用量子门库为7码门库；当性能需求为以实现时间为主时，提供的通用量子门库为15码门库；当性能需求为综合纠错能力和实现时间时，提供的通用量子门库为非均匀门库。图7右、图8右、图9右分别给出了非均匀门库的h门、cnot门(第一cnot门和第二cnot门)和t门的在标准退极化噪声环境下的逻辑错误率曲线及错误阈值。其中，图7、图8、图9给出的是在33-qubit纠错码上实现容错的h门、cnot门、t门对应的错误阈值图示，每个图的(c)子图表示实现该门的错误阈值，阈值就是曲线与直线交点对应的横坐标，对应到图6里的33-qubit纠错码实现通用门库的阈值，横坐标为物理错误率，即电路中任意一个物理操作(测量、门、量子态制备)发生pauli错误的概率。
[0075]
更为具体地，在图7、图8、图9的三张图里，其对应子图(c)为在退极化噪声信道下，逻辑错误率相对于噪声率的变化曲线，而对于单量子比特逻辑门而言，其逻辑错误包含了逻辑x算子错误，逻辑z算子错误，即本示例性实施例中，计算单量子比特门逻辑错误率为：单逻辑量子比特门错误率＝逻辑x错误率 逻辑z错误率，所以针对图7与图9，其子图(a)展示了逻辑z算子错误率相对于噪声率的变化曲线，子图(b)展示了逻辑x算子错误率相对于噪声率的变化曲线；另一方面，针对图8，即逻辑cnot门错误率，其计算方式为：双逻辑量子比特门错误率＝控制逻辑量子位x错误率 控制逻辑量子位z错误率 目标逻辑量子位x错误率 目标逻辑量子位z错误率，因此，针对本示例性实施例的图8，展示了子图(a)表示控制逻辑量子位z错误率与目标逻辑量子位z错误率，子图(b)表示目标逻辑量子位x错误率目标逻辑量子位z错误率，子图(c)表示双逻辑cnot门错误率。
[0076]
因此，在本示例性实施例中，当用户需要构造量子逻辑电路时，首先获取用户的量子逻辑电路构造需求，并根据性能需求，提供对应类型的通用量子门库；同时，在现有的7码门库和15码门库的基础上，提供可以了一种可以综合纠错能力和实现时间的新的通用量子门库即非均匀门库，从而可以满足用户不同的纠错能力和实现时间的需求。
[0077]
更优地，在一示例性实施例中，所述第一cnot门和第二cnot门为分段容错结构，即在每个逻辑电路被分为至少两个子段，在每个子段后方连接有一个纠错模块。
[0078]
具体地，分段容错电路的核心在于：将逻辑电路(在本示例性实施例中为第一
cnot门和第二cnot门)进行有效切分：
[0079][0080]
对每个分段子线路之间设计一个自适应纠错模块，且不同纠错模块之间具备信息互通能力，以能够为其引入基于机器学习技术的全局解码器。最后，该方式使得逻辑电路进行变体后得到了满足容错性的等价电路：
[0081][0082]
同时，在本示例性实施例中，非均匀门库的t门的低编码层中引入了该分段式容错的第一cnot模块，这样的替换使其消耗的时间步数比7码门库的容错逻辑t门少。
[0083]
更优地，在一示例性实施例中，如图10所示，第一cnot门的22个量子比特，分别对应于q0～q21，其中前7个量子比特对应第5号位或第6号位，后15个量子比特对应于第0号位；
[0084]
整个第一cnot门被分为两段，第一cnot门的第一段顺次包括：q0为控制位、q7为目标位的第一子cnot门，q1为控制位、q8为目标位的第二子cnot门，q2为控制位、q9为目标位的第三子cnot门，q3为控制位、q10为目标位的第四子cnot门，q4为控制位、q11为目标位的第五子cnot门，q5为控制位、q12为目标位的第六子cnot门，q6为控制位、q13为目标位的第七子cnot门，q0为控制位、q14为目标位的第八子cnot门，q1为控制位、q14为目标位的第九子cnot门；
[0085]
第一cnot门的第二段顺次包括：q2为控制位、q14为目标位的第十子cnot门，q0为控制位、q15为目标位的第十一子cnot门，q1为控制位、q16为目标位的第十二子cnot门，q2为控制位、q17为目标位的第十三子cnot门，q3为控制位、q18为目标位的第十四子cnot门，q4为控制位、q19为目标位的第十五子cnot门，q5为控制位、q20为目标位的第十六子cnot门，q6为控制位、q21为目标位的第十七子cnot门；
[0086]
第一cnot门的第一段后连接有第一纠错模块ε1，第一cnot门的第二段后连接有第二纠错模块ε2。
[0087]
更优地，在一示例性实施例中，所述第一纠错模块ε1具体实现方式为：
[0088]
依照分段容错纠错策略，第一纠错模块ε1为常数型稳定子的投影测量过程，在此过程中对常数稳定子进行测量以得到可扩散性错误的相关信息；具体而言，在第一纠错模块ε1中，利用shor所设计的容错校验信息提取策略，针对控制逻辑量子位即控制位，依次测量稳定子：z_{0}z_{2}z_{4}z_{6}、z_{1}z_{2}z_{5}z_{6}、z_{3}z_{4}z_{5}z_{6}；
[0089]
针对目标逻辑量子位即目标位，依次测量稳定子：x_{14}x_{15}x_{16}x_{17}x_{18}x_{19}x_{20}x_{21}、x_{10}x_{11}x_{12}x_{13}x_{18}x_{19}x_{20}x_{21}、x_{8}x_{9}x_{12}x_{13}x_{16}x_{17}x_{20}x_{21}、x_{7}x_{9}x_{11}x_{13}x_{15}x_{17}x_{19}x_{21}；
[0090]
所述第二纠错模块ε2具体为：
[0091]
依照分段容错策略，第二纠错模块ε2为在末尾的纠错过程，需要对控制逻辑量子位于目标逻辑量子位分别进行一轮完整的稳定子测量，提取校验信息，并与第一纠错模块ε1中获取的信息一并送入解码器进行解码并纠错；具体而言，在第二纠错模块ε2中，利用steane所设计的容错校验信息提取策略，针对控制逻辑量子位即控制位，依次测量稳定子：z_{0}z_{2}z_{4}z_{6}、z_{1}z_{2}z_{5}z_{6}、z_{3}z_{4}z_{5}z_{6}、x_{0}x_{2}x_
{4}x_{6}、x_{1}x_{2}x_{5}x_{6}、x_{3}x_{4}x_{5}x_{6}；
[0092]
针对目标逻辑量子位即目标位，依次测量稳定子x_{14}x_{15}x_{16}x_{17}x_{18}x_{19}x_{20}x_{21}、x_{10}x_{11}x_{12}x_{13}x_{18}x_{19}x_{20}x_{21}、x_{8}x_{9}x_{12}x_{13}x_{16}x_{17}x_{20}x_{21}、x_{7}x_{9}x_{11}x_{13}x_{15}x_{17}x_{19}x_{21}、z_{14}z_{15}z_{16}z_{17}z_{18}z_{19}z_{20}z_{21}、z_{10}z_{11}z_{12}z_{13}z_{18}z_{19}z_{20}z_{21}、z_{8}z_{9}z_{12}z_{13}z_{16}z_{17}z_{20}z_{21}、z_{7}z_{9}z_{11}z_{13}z_{15}z_{17}z_{19}z_{21}、z_{18}z_{19}z_{20}z_{21}、z_{16}z_{17}z_{20}z_{21}、z_{15}z_{17}z_{19}z_{21}、z_{12}z_{13}z_{20}z_{21}、z_{11}z_{13}z_{19}z_{21}、z_{9}z_{13}z_{17}z_{21}；
[0093]
其中数字0～21分别代表q0～q21。
[0094]
更优地，在一示例性实施例中，如图11所示，第二cnot门的22个量子比特，分别对应于q22～q43，其中前15个量子比特对应于第0号位，后7个量子比特对应第5号位或第6号位；
[0095]
整个第二cnot门被分为两段，第二cnot门的第一段顺次包括：q22为控制位、q37为目标位的第十八子cnot门，q23为控制位、q38为目标位的第十九子cnot门，q24为控制位、q39为目标位的第二十子cnot门，q25为控制位、q40为目标位的第二十一子cnot门，q26为控制位、q41为目标位的第二十二子cnot门，q27为控制位、q42为目标位的第二十三子cnot门，q28为控制位、q43为目标位的第二十四子cnot门，q29为控制位、q37为目标位的第二十五子cnot门，q29为控制位、q38为目标位的第二十六子cnot门；
[0096]
第二cnot门的第二段顺次包括：q29为控制位、q39为目标位的第二十七子cnot门，q30为控制位、q37为目标位的第二十八子cnot门，q31为控制位、q38为目标位的第二十九子cnot门，q32为控制位、q39为目标位的第三十子cnot门，q33为控制位、q40为目标位的第三十一子cnot门，q34为控制位、q41为目标位的第三十二子cnot门，q35为控制位、q42为目标位的第三十三子cnot门，q36为控制位、q43为目标位的第三十四子cnot门；
[0097]
第二cnot门的第一段后连接有第三纠错模块ε3，第二cnot门的第二段后连接有第四纠错模块ε4。
[0098]
更优地，在一示例性实施例中，所述第三纠错模块ε3具体为：
[0099]
依照分段容错纠错策略，第三纠错模块ε3为常数型稳定子的投影测量过程，在此过程中对常数稳定子进行测量以得到可扩散性错误的相关信息；具体而言，在第三纠错模块ε3中，利用shor所设计的容错校验信息提取策略，针对控制逻辑量子位即控制位，依次测量z_{29}z_{30}z_{31}z_{32}z_{33}z_{34}z_{35}z_{36}、z_{25}z_{26}z_{27}z_{28}z_{33}z_{34}z_{35}z_{36}、z_{23}z_{24}z_{27}z_{28}z_{31}z_{32}z_{35}z_{36}、z_{22}z_{24}z_{26}z_{28}z_{30}z_{32}z_{34}z_{36}、z_{33}z_{34}z_{35}z_{36}、z_{31}z_{32}z_{35}z_{36}、z_{30}z_{32}z_{34}z_{36}、z_{27}z_{28}z_{35}z_{36}、z_{26}z_{28}z_{34}z_{36}、z_{24}z_{28}z_{32}z_{36}；
[0100]
针对目标逻辑量子位即目标位，依次测量稳定子x_{37}x_{39}x_{41}x_{43}、x_{38}x_{39}x_{42}x_{43}、x_{40}x_{41}x_{42}x_{43}；
[0101]
所述第四纠错模块ε4具体为：
[0102]
依照分段容错策略，第四纠错模块ε4为在末尾的纠错过程，需要对控制逻辑量子
位于目标逻辑量子位分别进行一轮完整的稳定子测量，提取校验信息，并与第三纠错模块ε3中获取的信息一并送入解码器进行解码并纠错，具体而言，在该模块中，利用steane所设计的容错校验信息提取策略，针对控制逻辑量子位即控制位，依次测量稳定子x_{29}x_{30}x_{31}x_{32}x_{33}x_{34}x_{35}x_{36}、x_{25}x_{26}x_{27}x_{28}x_{33}x_{34}x_{35}x_{36}、x_{23}x_{24}x_{27}x_{28}x_{31}x_{32}x_{35}x_{36}、x_{22}x_{24}x_{26}x_{28}x_{30}x_{32}x_{34}x_{36}、z_{29}z_{30}z_{31}z_{32}z_{33}z_{34}z_{35}z_{36}、z_{25}z_{26}z_{27}z_{28}z_{33}z_{34}z_{35}z_{36}、z_{23}z_{24}z_{27}z_{28}z_{31}z_{32}z_{35}z_{36}、z_{22}z_{24}z_{26}z_{28}z_{30}z_{32}z_{34}z_{36}、z_{33}z_{34}z_{35}z_{36}、z_{31}z_{32}z_{35}z_{36}、z_{30}z_{32}z_{34}z_{36}、z_{27}z_{28}z_{35}z_{36}、z_{26}z_{28}z_{34}z_{36}、z_{24}z_{28}z_{32}z_{36}；
[0103]
针对目标逻辑量子位即目标位，依次测量稳定子z_{37}z_{39}z_{41}z_{43}、z_{38}z_{39}z_{42}z_{43},z_{40}z_{41}z_{42}z_{43}，x_{37}x_{39}x_{41}x_{43},x_{38}x_{39}x_{42}x_{43},x_{40}x_{41}x_{42}x_{43}；
[0104]
其中数字22～43分别代表q22～q43。
[0105]
更优地，在一示例性实施例中，所述量子逻辑电路构造需求还包括使用t门和不使用t门在内的使用需求；
[0106]
所述根据量子逻辑电路构造需求，如图12所示，提供对应类型的通用量子门库，包括：
[0107]
首先对量子逻辑电路构造需求的使用需求进行判断，若使用需求为使用t门，则进一步进行性能需求的判断，并直接根据性能需求的选择作提供对应类型的通用量子门库。
[0108]
具体地，在本示例性实施例中，由于3种通用量子门库中h门和cnot门的实现时间差异较小、可以忽略不计，因此在在用户已知其本次使用需求时，可以先进行使用需求的选择即是否使用t门，若使用t门再进行使用需求的选择。
[0109]
更优地，在一示例性实施例中，如图12所示，若使用需求为不使用t门，则直接提供7码门库。
[0110]
具体地，基于上述示例性实施例，在本示例性实施例中，若使用需求为不使用t门，则直接提供7码门库(因为其纠错能力最强)。
[0111]
例如：当用户准备使用通用量子门库构造实现量子图像识别的量子逻辑电路时，其采用基于h门和swap操作的相似度模块、以及量子态比较模块(使用cnot门)，因此其并不使用t门，则直接向用户提供7码门库。
[0112]
与上述示例性实施例具有相同的发明构思，本发明的又一示例性实施例提供一种电子设备，包括存储单元和处理单元，所述存储单元上存储有可在所述处理单元上运行的计算机指令，所述处理单元运行所述计算机指令时执行所述的一种供选择的容错量子逻辑电路的构造方法的步骤。
[0113]
电子设备以通用计算设备的形式表现。电子设备的组件可以包括但不限于：上述至少一个处理单元、上述至少一个存储单元、连接不同系统组件(包括存储单元和处理单元)的总线。
[0114]
其中，所述存储单元存储有程序代码，所述程序代码可以被所述处理单元执行，使
得所述处理单元执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。例如，所述处理单元可以执行如图1中所示方法。
[0115]
存储单元可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(ram)3201和/或高速缓存存储单元，还可以进一步包括只读存储单元(rom)。
[0116]
存储单元还可以包括具有一组(至少一个)程序模块的程序/实用工具，这样的程序模块包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
[0117]
总线可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
[0118]
电子设备也可以与一个或多个外部设备(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备交互的设备通信，和/或与使得该电子设备能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(i/o)接口进行。并且，电子设备还可以通过网络适配器与一个或者多个网络(例如局域网(lan)，广域网(wan)和/或公共网络，例如因特网)通信。网络适配器通过总线与电子设备的其它模块通信。应当明白，可以结合电子设备使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、raid系统、磁带驱动器以及数据备份存储系统等。
[0119]
通过以上的方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本示例性实施例的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是cd-rom，u盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本示例性实施例的方法。
[0120]
与上述示例性实施例具有相同的发明构思，本发明的又一示例性实施例提供一种存储介质，其上存储有计算机指令，所述计算机指令运行时执行所述的一种供选择的容错量子逻辑电路的构造方法的步骤。
[0121]
基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品(程序产品)的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。
[0122]
所述程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(ram)、只读存储器(rom)、可擦式可编程只读存储器(eprom或闪存)、光纤、便携式紧凑盘只读存储器(cd-rom)、光存储器件、磁存储器件、或者上述的任意合适的组合。
[0123]
计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、
光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
[0124]
可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、rf等等，或者上述的任意合适的组合。
[0125]
可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如java、c 等，还包括常规的过程式程序设计语言—诸如“c”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(lan)或广域网(wan)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
[0126]
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其他不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。