包括多位单元的存储器件及其操作方法与流程-j9九游会真人

包括多位单元的存储器件及其操作方法
1.相关申请的交叉引用
2.本技术基于并要求于2022年4月27日在韩国知识产权局提交的韩国专利申请no.10-2022-0052232的优先权，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
3.本发明构思涉及包括多位单元(multi-bit cell)的存储器件及其操作方法。


背景技术：

4.易失性存储器件可以包括动态随机存取存储器(dram)、静态随机存取存储器(sram)等。例如，sram可以包括具有利用六个晶体管或八个晶体管实现的6t或8t结构的单元。然而，在sram的写入操作中，数据翻转(data flip)可能发生在称为半选(half-selected)问题的类似读取操作中。因此，期望在sram中防止半选问题。


技术实现要素：

5.本发明构思提供能够防止半选问题的多位单元的结构。
6.根据本发明构思的一方面，一种存储器件可以包括存储单元阵列，所述存储单元阵列包括多个多位单元，其中，所述多个多位单元中的每一个多位单元包括多个位单元和输入电路，所述多个位单元共同地连接到列选择线，分别连接到多条写入字线，并且分别连接到多条读取字线，所述输入电路被配置为：接收数据输入信号并且响应于所述数据输入信号向所述多个位单元提供与将要写入所述多个位单元中的每一个位单元的位相对应的第一信号，其中，所述多个位单元中的每一个位单元包括锁存电路和读取电路，所述锁存电路被配置为：响应于写入字线被激活而接收所述第一信号，并且响应于所述写入字线被去激活或列选择线被去激活而锁存所述第一信号，所述读取电路被配置为：响应于读取字线被激活而将与存储在所述锁存电路中的位相对应的第二信号输出到位线。
7.根据本发明构思的另一方面，一种存储器件可以包括存储单元阵列，所述存储单元阵列包括多个多位单元，其中，所述多个多位单元中的每一个多位单元包括输入电路和多个位单元，所述多个位单元连接到所述输入电路的输出端，其中，所述多个位单元中的每一个位单元包括：第一传输门，所述第一传输门连接到所述输入电路的所述输出端，并且被配置为从所述输入电路接收第一数据；反相器锁存电路，所述反相器锁存电路包括彼此连接的第一反相器和第二反相器，并且所述反相器锁存电路被配置为从所述第一传输门接收所述第一数据并且锁存所述第一数据；以及第二传输门和第三传输门，所述第二传输门和所述第三传输门分别连接在所述第一反相器的输入端与所述第二反相器的输出端之间。所述反相器锁存电路被配置为：在所述第二传输门或所述第三传输门接通时，锁存所述第一数据。
8.根据本发明构思的另一方面，一种包括多个多位单元的存储器件的操作方法(每个所述多位单元包括多个位单元，每个所述位单元连接到写入字线和列选择线)可以包括：
从输入电路向所述多个位单元中的每一个位单元提供第一数据；响应于所述写入字线被激活，接通连接在所述输入电路的输出端与锁存电路的输入端之间的第一传输门，以及关断连接在所述锁存电路的所述输入端与输出端之间的第二传输门；通过接通所述第一传输门将所述第一数据存储在所述锁存电路中；响应于所述写入字线被去激活而接通所述第二传输门；响应于所述列选择线被激活而关断连接在所述锁存电路的所述输入端与所述输出端之间的第三传输门，以及响应于所述列选择线被去激活而接通所述第三传输门；以及通过接通所述第二传输门或接通所述第三传输门，在所述锁存电路中锁存所述第一数据。
附图说明
9.根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
10.图1是根据实施例的存储器件的框图；
11.图2是根据实施例的多位单元的框图；
12.图3a是根据实施例的4位单元的电路图；
13.图3b是示出根据实施例的图3a的4位单元中的1位单元的电路图；
14.图3c示出根据实施例的存储器件的写入模式下的真值表；
15.图3d示出根据实施例的存储器件的读取模式下的真值表；
16.图3e至图3k是示出根据实施例的存储器件中的各种操作中的数据路径的图；
17.图4a是根据实施例的多位单元的电路图；
18.图4b是示出根据实施例的图4a的多位单元的连接关系的框图；
19.图5a是根据实施例的多位单元的电路图；
20.图5b是示出根据实施例的图5a的多位单元的连接关系的框图；
21.图6a是根据实施例的多位单元的电路图；
22.图6b是示出根据图6a的实施例的多位单元的连接关系的框图；
23.图7a是根据实施例的写入驱动器的结构；
24.图7b是根据实施例的图7a的写入驱动器的真值表；
25.图8是与根据实施例的存储器件的操作相关的信号的定时图；
26.图9是根据实施例的存储器件的操作方法的流程图；
27.图10是根据实施例的片上系统的框图。
具体实施方式
28.在下文中，参考附图描述本发明构思的各种实施例。
29.图1是根据实施例的存储器件100的框图。
30.参照图1，存储器件100可以包括存储单元阵列110、行译码器120、页面缓冲器130和控制逻辑电路140。
31.存储单元阵列110可以包括多个多位单元111。多位单元111可以分别连接到多条差分写入字线wwl和wwlb、多条差分读取字线rwl和rwlb、多条数据输入线d1b和d0(或者，第一数据输入线d1b和第二数据输入线d0)、多条差分列选择线cs和csb、以及多条读取位线rbl。
32.这里，每一差分写入字线wwl和wwlb可以包括成对的写入字线wwl[n-1:0]和互补写入字线wwlb[n-1:0]。每一差分读取字线rwl和rwlb可以包括成对的读取字线rwl[n-1:0]和互补读取字线rwlb[n-1:0]。多条数据输入线d1b[m-1:0]和d0[m-1:0]中的每一数据输入线可以包括成对的数据输入线d1b[m-1:0]和d0[m-1:0]。每一差分列选择线cs和csb可以包括成对的列选择线cs[m-1:0]和互补列选择线csb[m-1:0]。在这种情况下，n和m可以为等于或大于2的自然数。将在下面参照图3a至图3b描述多位单元111与写入字线对(wwl[n-1:n-4]和wwlb[n-1:n-4])、读取字线对(rwl[n-1:n-4]和rwlb[n-1:n-4])、列选择线对(cs[m-1:0]和csb[m-1:0])、以及数据输入线对d1b[m-1:0]和d0[m-1:0]之间的连接关系。
[0033]
可以通过来自写入字线wwl、读取字线rwl和列选择线cs的信号来操作多位单元111。多位单元111可以从数据输入线d1b和d0接收数据信号。多位单元111可以将存储在其中的数据输出到读取位线rbl。多位单元111可以包括多个位单元(未示出)。在多位单元111中，列选择信号和数据输入信号可以分开输入，这在半选问题方面可能是有利的。下面参照图3a至图3k来描述多位单元111的结构和工作原理。
[0034]
行译码器120可以对行地址进行译码，并且根据译码结果选择对应的一对写入字线wwl和wwlb，或者对应的一对读取字线rwl和rwlb。在写入操作期间，行译码器120可以将处于高电平“h”的字线电压供应给由行地址选择的任何一条字线。此外，行译码器120可以向未被行地址选择的字线供应处于低电平“l”的字线电压。
[0035]
页面缓冲器130可以对列地址进行译码，并且根据译码结果选择多位单元111中的至少一个多位单元。在写入操作期间，页面缓冲器130可以在控制逻辑电路140的控制下将输入外部数据信号d施加到存储单元阵列110的被选择的多位单元。页面缓冲器130可以通过数据输入线d0和d1b输出与要写入到存储单元阵列110的数据相对应的信号。页面缓冲器130可以包括写入驱动器131和输出缓冲器132。写入驱动器131可以在写入操作期间向作为在多位单元111的列方向上延伸的线的数据输入线提供与写入数据相对应的信号。下面参照图7a来描述写入驱动器131的具体结构的示例。输出缓冲器132可以存储从多位单元111输出的数据。
[0036]
控制逻辑电路140可以基于从外部输入的命令cmd、地址addr、控制信号ctr等来控制存储器件100的整体操作。在写入操作期间，控制逻辑电路140可以控制包括页面缓冲器130的各种外围电路(未示出)，以将数据写入到选择的位单元。控制逻辑电路140可以响应于来自存储器接口电路(未示出)的命令cmd和/或地址addr来输出各种控制信号。例如，控制逻辑电路140可以输出电压控制信号、行地址、列地址等。
[0037]
图2是根据实施例的多位单元111的框图。
[0038]
参照图2，多位单元111可以包括输入电路1111和多个位单元1112和1115。如图2所示，一个多位单元111可以包括一个输入电路1111。包括在一个多位单元111中的位单元1112和1115的数目可以为偶数。根据实施例，一个多位单元111中包括的位单元的数目可以为4。根据下面要描述的实施例，示出了一个多位单元111中包括的位单元的数目是2或者4的示例，但是多位单元111可以包括的位单元的数目不限于此。
[0039]
参照图2，位单元1112可以包括锁存电路1112a以及读取电路1112b，位单元1115可以包括锁存电路1115a以及读取电路1115b。
[0040]
位单元1112中包括的锁存电路1112a和读取电路1112b可以彼此连接。位单元1112
和1115可以共享一个输入电路1111。多位单元111中的输入电路1111可以连接到位单元1112和1115二者。多位单元111中的输入电路1111可以将相同的数据输入信号施加到位单元1112和1115。
[0041]
根据实施例，锁存电路1112a可以响应于激活(activated)的写入字线接收数据输入信号，响应于去激活(deactivated)的写入字线锁存接收到的数据输入信号，以及响应于去激活的列选择线启用锁存电路。读取电路1112b可以响应于激活的读取字线输出与存储在锁存电路1112a中的位相对应的读取位信号。
[0042]
参照下面的图3a的电路图更详细地描述图2的输入电路1111、锁存电路1112a和1115a、以及读取电路1112b和1115b的详细配置。
[0043]
在下文中，依据根据本发明构思的多位单元中包括的位单元的数目，多位单元被表示为n位单元。根据实施例，包括四个位单元的多位单元被指示为4位单元。根据实施例，包括两个位单元的多位单元被指示为2位单元。此外，表述14.5t可以表示在多位单元中包括的多个位单元之中的一个位单元中包括的晶体管的数目是14.5。
[0044]
根据本发明构思，可以提供能够防止半选问题的存储器件100。根据本发明构思，在多位单元111中包括的多个位单元当中，可以通过最小化每位使用的互补金属氧化物半导体(cmos)器件的数目来实现低面积。根据本发明构思的存储器件100可以利用差分列选择线cs和csb的信号执行列选择操作，并且写入驱动器可以被配置为使得数据输入线d1b和d0的信号仅负责数据传输。
[0045]
图3a是根据实施例的4位单元的电路图。
[0046]
参照图3a，示出了根据实施例的14.5t存储单元。参照图3a，示出了其中四个不同的位单元1112、1113、1114和1115通过节点a彼此共享输入电路1111的多位单元111。参照图3a，四个不同的位单元1112至1115中的每一者中包括的晶体管的数目是14，并且四个不同的位单元1112至1115共享的输入电路1111中包括的晶体管的数目是2。因此，图3a中所示的多位单元111可以包括四个位单元1112至1115，并且在多位单元111中包括的位单元1112至1115之中，每个位要使用的器件的数目是14.5，从而实现低面积同时完善(supplement)半选问题。
[0047]
在6t或8t sram中，在写入操作中，数据翻转可能发生在称为半选问题的类似读取操作中。半选问题是使用与在写入模式下选择的位单元相同的字线的未选位单元会影响存储的数据，因为当字线被激活时未选位单元的内部节点同时连接到位线和互补位线。另外，在向选择的位单元输入数据的情况下，如果与存储在sram中的数据相反的数据输入到选择的位单元，则会发生数据争用，导致大电流消耗。根据实施例的14.5t sram具有通过将列选择线与数据输入线分开来补充半选问题的效果。
[0048]
返回参照图3a，连接到位单元111以包括成对的写入字线(wwl[3]和wwlb[3])、成对的读取字线(rwlb[3]和rwl[3])、成对的列选择线(cs和csb)、以及数据输入线d1b和d0。多位单元111的输出可以连接到读取位线rbl。根据实施例，作为连接到一个位单元1112的线的写入字线、读取字线和列选择线可以全部成对提供。
[0049]
在多位单元111的行方向上，成对的写入字线(wwl[3:0]和wwlb[3:0])和成对的读取字线(rwl[3:0]和rwlb[3:0])可以连接到位单元1112至1115中的对应一者。在多位单元111的列方向上，成对的列选择线(cs和csb)、数据输入线d1b和d0以及读取位线rbl可以连
接到多位单元111。根据图3a的实施例，示出了包括四个位单元1112至1115的多位单元111，从而总共四对写入字线(wwl[0:3]和wwlb[0:3])可以被示出并且总共四对读取字线(rwl[0:3]和rwlb[0:3])可以被示出。多位单元111可以包括根据施加到成对的写入字线、成对的读取字线和成对的列选择线的信号确定为接通或关断的多个器件。
[0050]
图3b是示出根据实施例的图3a的4位单元中的1位单元的电路图。
[0051]
参照图3b，图3a的4位单元之一(即，位单元1112)和连接到位单元1112的输入电路1111被示出。
[0052]
参照图3b，在位单元1112中，成对的写入字线(wwl和wwlb)和成对的读取字线(rwl和rwlb)可以在行方向上被连接。在位单元1112中，数据输入线d1b和d0以及成对的列选择线(cs和csb)可以在列方向上被连接。作为数据的输出信号的读取位线rbl可以连接到位单元1112的输出。
[0053]
在下文中，写入字线的激活可以指如下情况：1被输入到写入字线对(wwl和wwlb)之中的写入字线wwl，并且0被输入到互补写入字线wwlb。读取字线的激活可以指如下情况：1被输入到读取字线对(rwl和rwlb)之中的读取字线rwl，并且0被输入到互补读取字线rwlb。列选择线对(cs和csb)的激活可以指如下情况：1被输入到列选择线cs，并且0被输入到互补列选择线csb。
[0054]
根据实施例，1输入到写入字线wwl可以表示施加到写入字线wwl的字线电压具有高电平“h”。0输入到写入字线wwl可以表示施加到写入字线wwl的字线电压具有低电平“l”。这同样适用于读取字线和列选择线。
[0055]
返回参照图3b，输入电路1111可以连接到数据输入线d1b和d0。输入电路1111可以包括第一p沟道金属氧化物半导体(pmos)晶体管p0和第一n沟道金属氧化物半导体(nmos)晶体管n0。第一pmos晶体管p0可以串联连接到第一nmos晶体管n0。数据输入线d1b和d0可以分别连接到第一pmos晶体管p0的栅极和第一nmos晶体管n0的栅极。根据实施例，第一数据输入线d1b可以连接到第一pmos晶体管p0的栅极。第二数据输入线d0可以连接到第一nmos晶体管n0的栅极。输入电路1111响应于第一数据输入线d1b的信号和第二数据输入线d0的信号的输出可以彼此相反。
[0056]
在写入操作期间，第一pmos晶体管p0可以向锁存电路1112a供应电源电压(vdd)，并且第一nmos晶体管n0可以向锁存电路1112a供应接地电压(0v)。根据实施例，当第一pmos晶体管p0被启用时，vdd可以被供应给锁存电路1112a。例如，当第一pmos晶体管p0被启用时，vdd可以被供应给锁存电路1112a的输入端。根据实施例，当第一nmos晶体管n0被启用时，0v可以被供应给锁存电路1112a。例如，当第一nmos晶体管n0被启用时，0v可以被供应给锁存电路1112a的输入端。
[0057]
锁存电路1112a可以包括第一传输门p1和n1(或第一传输门tg1)、第二传输门p2和n2(或第二传输门tg2)、第三传输门p3和n3(或第三传输门tg3)、第一反相器inv1和第二反相器inv2。锁存电路1112a可以连接到作为输入电路1111的输出端的节点a。第一传输门p1和n1可以连接到输入电路1111的输出端。第一传输门p1和n1可以将来自输入电路1111的输出传输到节点b。第一传输门p1和n1可以连接到写入字线对(wwl和wwlb)，并且可以根据写入字线wwl是否被激活而接通或关断。当写入字线wwl被激活时，第一传输门tg1可以接通。当写入字线wwl被去激活时，第一传输门tg1可以关断。当写入字线wwl被激活时，第一传输
门tg1可以将输入电路1111的输出传输到节点b。
[0058]
第二传输门p2和n2可以连接在第一传输门p1和n1与第二反相器inv2的输出端之间。第二传输门p2和n2可以连接在节点b与节点d之间。第二传输门p2和n2连接到写入字线对(wwl和wwlb)，并且可以根据写入字线wwl是否被激活而接通或关断。当写入字线wwl被激活时，第二传输门p2和n2可以关断。当写入字线wwl被去激活时，第二传输门p2和n2可以接通。当写入字线wwl被去激活时，第二传输门p2和n2可以将信号从节点d传输到节点b。第二传输门p2和n2可以在写入模式操作期间断开锁存电路1112a的节点c和节点d的反馈回路。这里，节点b和节点c为公共节点。相应地，当数据输入到节点c时，可以消除与节点d的数据冲突，从而可以降低写入电流消耗。
[0059]
第三传输门p3和n3可以连接在第一反相器invl的输入端与第二反相器inv2的输出端之间。第三传输门p3和n3可以连接在节点c与节点d之间。第三传输门p3和n3可以连接到列选择线对(cs和csb)，并且可以根据列选择线cs是否被激活而接通或关断。当列选择线cs被激活时，第三传输门p3和n3可以关断。当列选择线cs被去激活时，第三传输门p3和n3可以接通。当列选择线cs被去激活时，第三传输门p3和n3可以将节点c和节点d彼此连接。第三传输门p3和n3可以连接到列选择线对cs和csb以断开锁存电路1112a中的反馈回路，如同在写入模式下选择列时的第二传输门p2和n2。
[0060]
第一反相器invl和第二反相器inv2中的每一者可以组合以形成反相器电路。
[0061]
读取电路1112b可以包括第三反相器inv3以及第四传输门p4和n4(或第四传输门tg4)。读取电路1112b的输入端可以连接到锁存电路1112a的输出端。锁存电路1112a的输出可以是读取电路1112b的第三反相器inv3的输入。第三反相器inv3可以是从锁存电路1112a输出的数据的输出缓冲器。第三反相器inv3可以将具有与节点c的极性相同的极性的数据发送到节点f。第四传输门p4和n4可以连接到第三反相器inv3的输出。第四传输门p4和n4可以连接到读取字线对(rwl和rwlb)。第四传输门p4和n4可以依据读取字线rwl是否被激活而接通或关断。当读取字线rwl被激活时，第四传输门p4和n4接通以将第三反相器inv3的输出传输到读取位线rbl。当读取字线rwl被去激活时，第四传输门p4和n4可以关断。
[0062]
根据实施例，第一传输门tg1至第四传输门tg4可以是cmos传输门。例如，第一传输门tg1至第四传输门tg4中的每一者可以包括pmos晶体管和nmos晶体管。
[0063]
根据实施例，锁存电路1112a中包括的一些器件可以是高压晶体管，输入电路1111和读取电路1112b中包括的器件可以是低压晶体管。根据实施例，输入电路1111中包括的第一pmos晶体管p0和第一nmos晶体管n0以及读取电路1112b中包括的第三反相器inv3和第四传输门p4和n4可以被设计为具有比一般晶体管低的阈值电压。因为输入电路1111和读取电路1112b中包括的晶体管被提供为低压晶体管，所以可以执行快速切换操作。锁存电路1112a中包括的第二传输门p2和n2、第三传输门p3和n3、第一反相器inv1和第二反相器inv2可以是高压晶体管。锁存电路1112a中包括的第二传输门p2和n2、第三传输门p3和n3、第一反相器inv1和第二反相器inv2可以被设计为具有比一般晶体管高的阈值电压。为了相对快速的数据传输，低压晶体管可以应用于输入电路1111和读取电路1112b中包括的器件，因为内部数据存储不需要快速传输，所以高压晶体管可以应用于锁存电路1112a。或者，输入电路1111和读取电路1112b中包括的晶体管中的每一者可以具有比锁存电路1112a中包括的晶体管中的每一者低的阈值电压。
[0064]
图3c示出根据实施例的存储器件100的写入模式下的真值表。
[0065]
图3c是示出sram数据根据行、列和写入模式下输入的数据而变化的偏置条件表。
[0066]
在下面的表格和本发明构思的描述中未选择或未被选择可以表示0被输入到相应的线。
[0067]
参照图3c，当行和列未被选择时，表示锁存电路1112a中的数据的节点c可以保留先前数据并且新数据可以不被输入。例如，可以通过响应于写入字线wwl的去激活关断第一传输门tg1而不输入新数据。当行或列未被选择时，先前数据可以保持在锁存电路1112a中并且新数据可以不被输入。例如，当行被选择而列未被选择时，可以通过响应于数据输入线d1b和d0(例如，d1b＝1，d0＝0)的信号关断输入电路1111的第一pmos晶体管p0和第一nmos晶体管n0而不输入新数据。参照图3c，当行和列都被选择时，从数据输入线输入的数据的值可以被写入到节点c。在实施例中，数据输入线d1b和d0的信号可以基于输入数据和列选择线cs的信号来决定。例如，当列未被选择时，数据输入线d1b和d0的信号分别为1和0，而与输入数据无关。当列被选择时，数据输入线d1b和d0的信号响应于输入数据“0”而为1，数据输入线d1b和d0的信号响应于输入数据“1”而为0。
[0068]
图3d示出根据实施例的存储器件100的读取模式下的真值表。
[0069]
图3d是示出在读取模式下根据读取字线rwl的选择存储器件100的数据输出的真值表。参照图3d，作为第三反相器inv3的输出的节点f可以输出存储在锁存电路1112a中的数据，而不管读取字线rwl是否被选择。当读取字线rwl未被选择时，读取位线rbl可以依据所连接的多路选择器mux是否被选择，处于hi-z(高阻抗)状态或者作为另一个位单元的输出值1或0。
[0070]
当读取字线rwl被选择时，节点f的数据可以通过连接到读取字线rwl的第四传输门p4和n4而连接到读取位线rbl以输出存储在锁存电路1112a中的数据。
[0071]
图3e至图3k是示出根据示例实施例的存储器件100中的数据路径的图。
[0072]
图3e示出在根据实施例的存储器件100的写入模式下行和列均未被选择时的数据路径。
[0073]
参照图3e，当行和列均未被选择时，写入字线wwl和列选择线cs都被去激活。因此，第一pmos晶体管p0、第一nmos晶体管n0以及第一传输门p1和n1可以关断。第二传输门p2和n2以及第三传输门p3和n3可以接通。因此，锁存电路1112a中的数据可以通过节点c-》节点e-》节点d-》节点c的反相器锁存路径来保持。
[0074]
在这种情况下，当写入字线wwl在列选择线cs之前被去激活时，数据路径可以是节点c
→
节点e
→
节点d
→
节点b
→
节点c。
[0075]
图3f示出在根据实施例的存储器件100的写入模式下行未被选择并且仅列被选择的情况下的数据路径。
[0076]
当行未被选择时，写入字线wwl被去激活，而当列被选择时，列选择线cs被激活。当通过下面描述的写入驱动器的逻辑结构选择列时，数据输入线d1b和d0也被激活(例如，d1b＝0和d0＝1)，从而数据可以通过第一pmos晶体管p0或第一nmos晶体管n0传输到节点a。然而，因为写入字线wwl被去激活，所以第一传输门p1和n1可以关断，从而数据不会传输到节点c。由于写入字线wwl的去激活和列选择线cs的激活，第二传输门p2和n2可以接通并且第三传输门p3和n3可以关断。因此，锁存电路1112a中的数据路径重复节点c-节点e-节点d-节
点b-节点c，从而可以维持存储在锁存电路1112a中的数据。
[0077]
图3g示出在根据实施例的存储器件100的写入模式下行被选择但列未被选择的情况下的数据路径。
[0078]
当行被选择时，写入字线wwl被激活，当列未被选择时，列选择线cs被去激活。根据本发明构思，因为不是写入目标的位单元的列选择线cs未被激活，所以数据输入线d1b和d0也被写入驱动器去激活(例如，d1b＝1和d0＝0)，从而第一pmos晶体管p0和第一nmos晶体管n0可以关断。此时，因为写入字线wwl被激活，所以第一传输门p1和n1可以接通，从而节点a可以保持与节点c的电压相同的电压。由于写入字线wwl的激活，第二传输门p2和n2可以关断，并且由于列选择线cs的去激活，第三传输门p3和n3可以接通。由此，可以在锁存电路1112a中激活反馈回路，并且可以维持存储在锁存电路1112a中的内部数据。根据实施例，现有数据随着行被选择而列未被选择被保持的条件可以与用于保持现有数据而不在写入时写入特定位的位写入掩码功能的偏置条件相同。
[0079]
图3h示出了在根据实施例的存储器件100的写入模式下当行和列都被选择并且数据输入为0时的数据路径。
[0080]
当行和列都被选择时，写入字线wwl和列选择线cs都可以被激活。当写入字线wwl和列选择线cs都被激活时，数据输入线d1b和d0也可以被激活。
[0081]
当列被选择并且数据通过数据输入线d1b和d0传输时，如果数据输入为0，则第一pmos晶体管p0可以关断并且第一nmos晶体管n0可以接通，从而节点a可以被放电到零。由于写入字线wwl的激活，第一传输门p1和n1可以接通并且节点c可以通过节点a被放电到0v。此时，由于写入字线wwl的激活和列选择线cs的激活，第二传输门p2和n2以及第三传输门p3和n3均关断，因此节点c和节点d可以彼此电分离。因此，反馈回路被断开并且可以防止写入期间发生的数据冲突问题。
[0082]
图3i示出了在根据实施例的存储器件100的写入模式下当行和列都被选择并且数据输入为1时的数据路径。
[0083]
当列被选择并且通过数据输入线d1b和d0传输数据时，如果数据输入为1，则第一pmos晶体管p0可以接通并且第一nmos晶体管n0可以关断，从而节点a可以被充电到vdd。由于写入字线wwl的激活，第一传输门p1和n1可以接通并且节点c可以通过节点a被充电到vdd。此时，由于写入字线wwl的激活和列选择线cs的激活，第二传输门p2和n2以及第三传输门p3和n3均关断，从而节点c和节点d可以彼此电分离。因此，可以断开反馈回路，并且可以防止写入期间发生的数据冲突问题。
[0084]
图3j示出了在根据实施例的存储器件100的读取模式下当行未被选择时的数据路径。
[0085]
在这种情况下，因为存储器件100不处于写入模式，所以写入字线wwl、数据输入线d1b和d0以及列选择线cs都被去激活。因此，第一pmos晶体管p0、第一nmos晶体管n0以及第一传输门p1和n1可以关断，并且第二传输门p2和n2以及第三传输门p3和n3可以接通以保持数据。
[0086]
此外，因为读取字线rwl未被选择，所以读取字线rwl也被去激活，从而通过第三反相器inv3的输出不会被传输到读取位线rbl。此时，读取位线rbl的节点可以处于hi-z(高阻抗)或者作为来自另一个位单元的输出1或0。
[0087]
图3k示出在根据实施例的存储器件100的读取模式下当行被选择时的数据路径。
[0088]
在这种情况下，因为存储器件100不处于写入模式，所以写入字线wwl、数据输入线d1b和d0以及列选择线cs都被去激活。因此，第一pmos晶体管p0、第一nmos晶体管n0以及第一传输门p1和n1可以关断，并且第二传输门p2和n2以及第三传输门p3和n3可以接通以保持数据。
[0089]
因为读取字线rwl被选择，所以读取字线rwl被激活，从而第三反相器inv3的输出可以被传输到读取位线rbl以输出数据。
[0090]
图4a是根据实施例的多位单元的电路图。
[0091]
在以下图4a、图5a和图6a的实施例中，省略了与上面参照图3a描述的多位单元的结构相同的配置。
[0092]
参照图4a，一个多位单元112可以包括输入电路1121以及两个位单元1122和1123。两个位单元1122和1123中的每一者的结构可以与图3b的位单元1112的结构相同。多位单元112中包括的晶体管可以包括输入电路1121的两个晶体管以及两个位单元1122和1123中包括的28(14
×
2)个晶体管，总计30个晶体管。也就是说，可以以每个1位单元具有15个晶体管的结构提供根据图4a的实施例的多位单元112。与图3a相比，具有可以降低与输入电路1121连接的节点a的负载电容从而可以改善性能的效果。
[0093]
图4b是示出根据实施例的图4a的多位单元112的连接关系的框图。
[0094]
参考图4b，公开了如下框图：图4a的多位单元112连接到成对的写入字线(wwl和wwlb)和成对的读取字线(rwl和rwlb)、数据输入线d1b和d0、以及成对的列选择线(cs和csb)。
[0095]
因为图4a中所示的多位单元112包括两个位单元，所以可以有两对写入字线和读取字线连接到一个多位单元112。连接到一个多位单元112的写入字线可以是wwl[n-1:n-2]和wwlb[n-1:n-2]，连接到一个多位单元112的读取字线可以是rwl[n-1:n-2]和rwlb[n-1:n-2]。在列方向上布置的多位单元112可以共享成对的数据输入线d1b[m-1:0]和d0[m-1:0]以及成对的列选择线cs[m-1:0]和csb[m-1:0]。在列方向上布置的多位单元112的输出可以连接到读取位线rbl[m-1:0]之一。可以从写入驱动器131a输出作为在列方向上输入的信号的数据输入信号和列选择信号。作为在列方向上输出的信号的读取位信号可以被传输到输出缓冲器132a。写入驱动器131a和输出缓冲器132a可以被包括在图1的页面缓冲器130中。
[0096]
图5a是根据实施例的多位单元113的电路图。
[0097]
参照图5a，一个多位单元113可以包括输入电路1131和四个位单元1132、1133、1134和1135。位单元1132可以包括读取电路1132b，位单元1133可以包括读取电路1133b，位单元1134可以包括读取电路1134b，并且位单元1135可以包括读取电路1135b。根据图5a的实施例，读取电路1132b、1133b、1134b和1135b中的每一者的结构与上述不同。图5a所示的读取电路1132b、1133b、1134b、1135b可以分别包括第二nmos晶体管n5_0至n5_3和第三nmos晶体管n6_0至n6_3。根据实施例，第二nmos晶体管n5_0至n5_3可以用作锁存电路的输出缓冲器。根据实施例，第二nmos晶体管n5_0至n5_3可以执行与图3b的第三反相器inv3相同的功能。第三nmos晶体管n6_0至n6_3可以用作确定是否输出数据的开关。读取位线rbl可以连接到第三nmos晶体管n6_0至n6_3的输出。
[0098]
多位单元113中包括的晶体管可以包括输入电路1131的两个晶体管以及四个位单
元1132至1135中包括的48个(12
×
4)晶体管，总计50个晶体管。可以以每个位单元具有12.5个晶体管的结构提供根据图5a的实施例的多位单元113。与图3a相比，每个位单元包括的晶体管的数目可以少两个。根据图5a的实施例，通过将读取电路1132b、1133b、1134b和1135b改变为包括两个nmos晶体管的结构以将每个位单元使用的器件数目减少到12.5，预计可以实现降低位单元的面积的效果。
[0099]
图5b是示出根据实施例的图5a的多位单元113的连接关系的框图。
[0100]
因为根据图5a的多位单元113包括四个位单元1132至1135，所以可以有四对写入字线(wwl和wwlb)和四对读取字线(rwl)连接到一个多位单元113。参照图5b，连接到一个多位单元113的写入字线可以是wwl[n-1:n-4]和wwlb[n-1:n-4]，连接到一个多位单元113的读取字线可以是rwl[n-1:n-4]。根据实施例，图5a中所示的多位单元113可以使用一个nmos晶体管作为用于确定是否读取的开关，因此，读取字线rwl可以设置为单条线而不是成对的线。在列方向上布置的多位单元113可以共享成对的数据输入线d1b[m-1:0]和d0[m-1:0]以及成对的列选择线cs[m-1:0]和csb[m-1:0]。在列方向上布置的多位单元113的输出可以连接到读取位线rbl[m-1:0]之一。作为在列方向上输入的信号的数据输入信号和列选择信号可以是写入驱动器131b的输出。作为在列方向上输出的信号的读取位信号可以被传输到感测电路133b和输出缓冲器132b。写入驱动器131b、感测电路133b和输出缓冲器132b可以被包括在图1的页面缓冲器130中。根据图5a的实施例，读取电路1132b、1133b、1134b和1135b中的每一者仅包括nmos晶体管，并且存储器件100还可以包括在读取操作期间使用的额外的电路，诸如，预充电电路或读出放大器(s/a)电路。
[0101]
图6a是根据实施例的多位单元114的电路图。
[0102]
参照图6a，一个多位单元114可以包括输入电路1141和两个位单元1142和1143。位单元1142可以包括读取电路1142b并且位单元1143可以包括读取电路1143b。根据图6a的实施例，读取电路1142b和1143b中的每一者的结构与图5a的实施例的结构相同。根据图6a的读取电路1142b和1143b可以分别包括第二nmos晶体管n5_0和n5_1以及第三nmos晶体管n6_0和n6_1。
[0103]
根据图6a的实施例的多位单元114中包括的晶体管包括输入电路1141的两个晶体管以及两个位单元1142和1143中包括的24(12
×
2)个晶体管，总共26个晶体管。可以以每个位单元具有13个晶体管的结构提供根据图6a的实施例的多位单元114。与图3a相比，每个位单元包括的晶体管数目可以少1.5个。根据图6a的实施例，通过将读取电路1112b改变为包括两个nmos晶体管的结构以将每个位单元使用的器件的数目减少到13个，预计可以实现降低位单元的面积的效果。此外，因为与图5a相比，多位单元114中包括的位单元的数目减少了，所以可以通过降低节点a的负载电容来改善写入性能。
[0104]
图6b是示出根据图6a的实施例的多位单元114的连接关系的框图。
[0105]
因为图6a所示的多位单元114包括两个位单元，所以可以有两对写入字线(wwl和wwlb)和两条读取字线(rwl)连接到一个多位单元114。连接到一个多位单元114的写入字线可以是wwl[n-1:n-2]和wwlb[n-1:n-2]，连接到一个多位单元114的读取字线可以是rwl[n-1:n-2]。可以从写入驱动器131c输出作为在列方向上输入的信号的数据输入信号和列选择信号。作为在列方向上输出的信号的读取位信号可以被传输到感测电路133c和输出缓冲器132c。写入驱动器131c、感测电路133c和输出缓冲器132c可以被包括在图1的页面缓冲器
130中。
[0106]
根据本发明构思的存储器件100可以通过将数据输入线和列选择线分开以通过单独的线执行数据输入和列选择来解决半选问题。
[0107]
图7a是根据实施例的写入驱动器1310的结构。
[0108]
参照图7a，写入驱动器1310可以是列方向写入驱动电路。图7b示出了根据实施例的图7a的写入驱动器1310的每个输入/输出真值表。
[0109]
图7a的写入驱动器1310可以被包括在图1的存储器件100的页面缓冲器130中。图7a所示的写入驱动器1310可以接收三个信号并且输出四个信号。写入驱动器1310可以接收三个信号，并且在列方向上分别输出数据输入信号d1b和d0以及列选择信号cs和csb。这里，为了描述方便，数据输入线d1b、d0和数据输入信号d1b、d0的术语可以互换使用，列选择线cs、csb和列选择信号cs、csb的术语可以互换使用。
[0110]
在根据图7a的写入驱动器的情况下，为了防止节点c与节点d之间的数据争用问题，写入模式下的数据信号应该在列被选择之后(即，在图3a中的第三传输门p3和n3关断并且反馈回路被断开之后)被激活。因此，根据图7a的写入驱动器1310，公开了一种逻辑结构，使得数据输入信号d1b和d0仅在列选择信号cs和csb先被激活(例如，cs＝1和csb＝0)之后才被激活(例如，d1b＝0和d0＝1)。
[0111]
这将参照图7b的真值表进行更详细的描述。
[0112]
参照图7a，写入驱动器1310可以包括第一nor(或非)门1311、第二nor门1314、第四反相器1312以及nand(与非)门1313。参照图7a，第一nor门1311的输入可以是bweb信号和wyb信号。位写入使能禁止(bweb)信号可以是位写入使能(bwe或we)信号的互补信号。写入y地址禁止(wyb)信号可以是列方向上的写入信号的互补信号。d(输入数据)信号可以是外部数据信号。在写入模式或写入操作期间，bweb信号和wyb信号都为0并且相应的列可以被选择。
[0113]
第四反相器1312的输入可以是第一nor门1311的输出。nand门1313的输入可以是d信号和第一nor门1311的输出。第二nor门1314的输入可以是第四反相器1312的输出和d信号。
[0114]
通过第一nor门1311，当bweb信号和wyb信号都为0时，第一nor门1311的输出可以为1。通过第一nor门1311，当bweb信号和wyb信号中的至少一者为1时，第一nor门1311的输出可以为0。列选择线的信号cs和csb可以通过第一nor门1311和第四反相器1312彼此互补。
[0115]
输入到输入电路的数据输入信号可以由nand门1313和第二nor门1314输出。输入的d信号可以是包括关于数据的信息的外部信号。通过nand门1313，当第一nor门1311的输出和d信号中的至少一者为0时，nand门1313的输出可以为1。通过nand门1313，当第一nor门1311的输出和d信号都为1时，nand门1313的输出可以为0。在第二nor门1314的情况下，当d信号和第四反相器1312的输出都为0时，第二nor门1314的输出可以为1。当d信号和第四反相器1312的输出中的至少一者为1时，第二nor门1314的输出可以为0。
[0116]
参照图7a和图7b，当列选择线被去激活时，即，当第一nor门1311的输出为0时，d1b的输出为1并且d0的输出为0。如上所述，d1b可以输入到第一pmos晶体管p0的栅极，d0可以输入到第一nmos晶体管n0的栅极。因此，当列选择线被去激活时，第一pmos晶体管p0和第一nmos晶体管n0都可以被去激活。当列选择线被激活时，即，当第一nor门1311的输出为1时，
第一pmos晶体管p0和第一nmos晶体管n0中的任一者可以被激活，并且数据可以被传输。
[0117]
第一nor门1311的输出可以是cs信号，第四反相器1312的输出可以是csb信号，nand门1313的输出可以是d1b信号，第二nor门1314的输出可以是d0信号。cs信号和csb信号可以是列选择线的信号，d1b信号和d0信号可以是施加到输入电路的数据输入线的信号。
[0118]
图8是与根据实施例的存储器件100的操作相关的信号的定时图。
[0119]
参照图8，与根据实施例的存储器件的操作相关的信号可以分为从外部输入的信号和多位单元内部的器件的信号。从外部输入的信号可以指从存储单元阵列外部输入的信号。从外部输入的信号可以包括写入使能信号we(或位写入使能信号bwe)、列方向上的写入信号的互补信号wyb、列选择信号cs/csb、数据输入信号d1b/d0、以及写入字线信号wwl/wwlb。写入使能信号we可以是从图1的控制逻辑电路140施加的信号。写入使能信号we可以激活读取字线rwl、或写入字线wwl、或列选择线cs。列方向上的写入信号的互补信号wyb可以是从图1的控制逻辑电路140施加的信号。列方向上的写入信号的互补信号wyb可以与写入使能信号we互补。列选择信号cs/csb可以是从图1的页面缓冲器130施加的信号。列选择信号cs/csb和数据输入信号d1b/d0可以是来自图1的页面缓冲器130中的写入驱动器131的输出信号。
[0120]
参照图8，当写入使能信号在时间点t1从0变为1时，互补信号wyb在时间点t2从1变为0。列选择信号cs/csb由写入驱动器的逻辑结构在时间点t3被激活，相应地，数据输入信号d1b/d0也可以在时间点t4顺序地被激活。写入字线信号wwl/wwlb也可以在时间点t5被激活。
[0121]
可以根据外部输入信号是否被激活来确定位单元内的器件的开/关(on/off)定时。可以根据列选择信号cs/csb是否被激活来确定第三传输门tg3是接通还是关断。第三传输门tg3可以在列选择信号cs/csb被激活时的时间点t3关断。可以根据写入字线信号wwl/wwlb是否被激活来确定第二传输门tg2是接通还是关断。当写入字线信号wwl/wwlb被激活时，第二传输门tg2可以在时间点t5关断。可以根据写入字线信号wwl/wwlb是否被激活来确定第一传输门tg1是接通还是关断。第一传输门tg1可以在写入字线信号wwl/wwlb被激活时的时间点t5接通。
[0122]
例如，因为当写入字线信号被激活并且列选择信号被激活时数据输入信号有效，所以输入到输入电路的数据可以被传输到节点a。另外，当写入字线信号被激活时，由于第二传输门tg2的off，反馈回路被断开，从而锁存电路的反相器锁存器sram latch可以被关断，同时，节点a的数据可以被传输到节点c。因此，在写入字线信号的激活时段期间(时间点t5至时间点t6)，数据被写入锁存电路，此后，当写入字线信号被去激活时(在时间点t6之后)，数据传输停止，锁存器接通，从而数据可以被保存。
[0123]
图9是根据实施例的存储器件的操作方法的流程图。
[0124]
参照图9，存储器件的控制逻辑电路激活连接到多位单元的写入字线和列选择线(s910)。当写入字线和列选择线被激活时，多位单元中的第一传输门p1和n1可以接通，第二传输门p2和n2可以关断，第三传输门p3和n3可以关断。此外，连接到输入电路的数据输入线可以由于列选择线的激活而被激活(s920)。当数据输入线被激活时，第一pmos晶体管p0和第一nmos晶体管n0之一可以接通。当第一pmos晶体管p0和第一nmos晶体管n0中的任一个接通时，多位单元可以确定输入数据是0还是1(s930)。当输入数据为0时，第一pmos晶体管p0
可以关断并且第一nmos晶体管n0可以接通。在这种情况下，锁存电路的输入端可以放电到0v(s931)。当输入数据是1而不是0时，第一pmos晶体管p0可以接通并且第一nmos晶体管n0可以关断。在这种情况下，锁存电路的输入端可以利用vdd充电(s942)。
[0125]
图10是根据实施例的片上系统的框图。
[0126]
图10是示出根据实施例的片上系统(soc)200的框图。soc 200可以指集成了计算系统或另一电子系统的组件的集成电路。例如，作为soc 200的示例的应用处理器(ap)可以包括处理器以及用于其他功能的组件。如图10所示，soc 200可以包括核201、数字信号处理器(dsp)202、图形处理单元(gpu)203、内置存储器204、通信接口205和存储器接口206。soc 200的组件可以经由总线207彼此通信。soc 200的组件可以基于特定的电源电压来操作。
[0127]
核201可以处理指令并且可以控制soc 200中包括的组件的操作。例如，核201可以驱动操作系统并且通过处理一系列指令在操作系统上执行应用。dsp 202可以通过处理数字信号(例如，从通信接口205提供的数字信号)生成有用数据。gpu 203可以根据从内置存储器204或者存储器接口206提供的图像数据生成用于在显示设备上输出的图像的数据，并且可以对图像数据进行编码。在一些实施例中，以上参照附图描述的存储器件可以作为高速缓存存储器和/或缓冲器被包括在核201、dsp 202和/或gpu 203中。因此，由于存储器件的高可靠性和效率，核201、dsp 202和/或gpu 203也可以具有高可靠性和效率。
[0128]
内置存储器204可以存储核201、dsp 202和gpu 203操作所需的数据。在一些实施例中，内置存储器204可以包括上面参照附图描述的存储器件。因此，内置存储器204可以提供可靠的写入操作，可以具有降低的面积和功耗，因此soc 200的操作可靠性和效率可以被改善。
[0129]
通信接口205可以提供用于通信网络或一对一通信的接口。存储器接口206可以为soc 200的外部存储器(例如，动态随机存取存储器(dram)、闪存等)提供接口。
[0130]
虽然已经参照本发明构思的实施例具体地示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节的各种改变。