1.本技术涉及显示技术领域，尤其涉及一种扫描驱动电路、显示面板及显示装置。
背景技术：
2.由于液晶显示器(liquid crystal display，简称为lcd)具有机身薄、省电、无辐射等众多优点，因而得到了广泛的应用。例如，可以广泛应用于电视、移动电话、个人数字助理(personal digital assistant，简称为pda)、数字相机、计算机、笔记本电脑等产品上，在显示领域中占主导地位。
3.在传统的有源矩阵液晶显示器中，行扫描信号是由外接集成电路板(integrated circuit，简称为ic)来实现的，而采用较少的闸极驱动器(gate driver less，简称为gdl)技术进行驱动时，则是采用与薄膜晶体管(thin film transistor，简称为tft)同样制程的工艺制作出扫描驱动电路，在外接电路仅提供几路控制信号的基础上，即可实现逐行扫描驱动功能。因此，采用gdl电路进行驱动节省了扫描驱动相关的集成电路，实现了液晶显示器制作成本的降低。
4.然而，在现有的gdl电路中，通常是采用共享的上拉节点来为多个输出电路提供栅极电压，由于输入各输出电路的时钟信号不同步，且每个时钟信号的上升沿和下降沿均会对该上拉节点的电压进行耦合，使得不同输出电路在输出扫描信号时的栅极电压不一致，从而导致液晶显示器上出现明暗条纹，使得液晶显示器的显示效果降低。
5.因此，如何改善液晶显示器上的明暗条纹提高显示效果，成为亟待解决的技术问题。
技术实现要素：
6.本技术提供了一种扫描驱动电路、显示面板及显示装置，以解决现有的gdl电路会导致液晶显示器上出现明暗条纹，使得液晶显示器的显示效果降低的问题。
7.第一方面，本技术提供了一种扫描驱动电路，所述扫描驱动电路包括多个级联的驱动单元，所述驱动单元包括：第一上拉节点、第二上拉节点、与所述第一上拉节点连接的第一输出模块和第二输出模块、与所述第二上拉节点连接的第三输出模块和第四输出模块；
8.其中，所述第一上拉节点用于给所述第一输出模块和所述第二输出模块提供栅极电压，所述第一输出模块用于根据所述栅极电压和第一时钟信号输出第一扫描信号，所述第二输出模块用于根据所述栅极电压和第二时钟信号输出第二扫描信号；
9.所述第二上拉节点用于给所述第三输出模块和所述第四输出模块提供栅极电压，所述第二输出模块用于根据所述栅极电压和第三时钟信号输出第三扫描信号，所述第四输出模块用于根据所述栅极电压和第四时钟信号输出第四扫描信号；
10.所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号均由时序控制电路提供，所述时序控制电路与所述扫描驱动电路通过时钟信号线连接；所
述第一扫描信号、所述第二扫描信号、所述第三扫描信号和所述第四扫描信号用于驱动四行相邻的像素单元发光；
11.所述第一输出模块的等效电容小于所述第二输出模块的等效电容，所述第三输出模块的等效电容等于所述第一输出模块的等效电容，所述第四输出模块的等效电容等于所述第二输出模块的等效电容，以使所述第一上拉节点和所述第二上拉节点为所述第一输出模块、所述第二输出模块、所述第三输出模块和所述第四输出模块提供的栅极电压保持一致。
12.可选地，所述第一时钟信号的上升沿与所述第二时钟信号的上升沿同步，所述第三时钟信号的上升沿与所述第四时钟信号的上升沿同步，所述第三时钟信号的上升沿和所述第四时钟信号的上升沿在所述第一时钟信号的上升沿和所述第二时钟信号的上升沿之后；
13.所述第一时钟信号的下升沿在所述第二时钟信号的下升沿之前，所述第二时钟信号的下升沿在所述第三时钟信号的下升沿之前，所述第三时钟信号的下升沿在所述第四时钟信号的下升沿之前。
14.可选地，所述第一输出模块、所述第二输出模块、所述第三输出模块和所述第四输出模块均包括第一薄膜晶体管，所述第一薄膜晶体管包括基板、第一金属层、绝缘层、第二金属层、第三金属层和保护层；
15.其中，所述保护层覆盖于所述第二金属层和所述第三金属层的上端面，所述第二金属层和所述第三金属层覆盖于所述绝缘层的上端面，所述绝缘层覆盖于所述第一金属层的上端面，所述第一金属层覆盖于所述基板的上端面；
16.所述第二金属层的覆盖区域和所述第三金属层的覆盖区域均与所述第一金属层的覆盖区域重叠；
17.所述第一输出模块中的所述第三金属层的覆盖区域小于所述第二输出模块中的所述第三金属层的覆盖区域，所述第三输出模块中的所述第三金属层的覆盖区域小于所述第四输出模块中的所述第三金属层的覆盖区域。
18.可选地，所述第三金属层的覆盖区域与所述第三金属层所在的输出模块的等效电容成正比。
19.可选地，所述驱动单元还包括：第一上拉模块和第二上拉模块；
20.其中，所述第一上拉模块与所述第一上拉节点连接，所述第一上拉模块用于根据第一级传信号对所述第一上拉节点进行预充电；
21.所述第二上拉模块与所述第二上拉节点连接，所述第二上拉模块用于根据第二级传信号对所述第二上拉节点进行预充电，所述第一级传信号的高电平先于所述第二级传信号的高电平。
22.可选地，所述驱动单元还包括：第一上拉控制模块、第一下拉维持模块、第二上拉控制模块、第二下拉维持模块、第一下拉节点和第二下拉节点；
23.其中，所述第一上拉控制模块和所述第一下拉维持模块均与所述第一下拉节点连接，所述第一上拉控制模块用于根据第三级传信号对所述第一下拉节点的电平进行控制，所述第一下拉维持模块用于根据第一电源信号对所述第一下拉节点的电平进行控制；
24.所述第二上拉控制模块和所述第二下拉维持模块均与所述第二下拉节点连接，所
述第二上拉控制模块用于根据所述第三级传信号对所述第二下拉节点的电平进行控制，所述第二下拉维持模块用于根据第二电源信号对所述第一下拉节点的电平进行控制；
25.所述第三级传信号的高电平信号先于所述第一级传信号和所述第二级传信号，所述第一电源信号和所述第二电源信号均由所述时序控制电路提供，所述第一电源信号的电平信号和所述第二电源信号的电平信号相反。
26.可选地，所述驱动单元还包括：第一下拉模块、第二下拉模块、第三下拉模块、第四下拉模块、第五下拉模块、第六下拉模块、第七下拉模块和第八下拉模块；
27.其中，所述第一下拉模块、所述第三下拉模块、所述第六下拉模块和所述第七下拉模块均与所述第一下拉节点连接；
28.所述第二下拉模块、所述第四下拉模块、所述第五下拉模块和所述第八下拉模块均与所述第二下拉节点连接；
29.所述第一下拉模块和所述第二下拉模块用于对所述第一输出模块的输出信号进行下拉，所述第三下拉模块和所述第四下拉模块用于对所述第二输出模块的输出信号进行下拉，所述第五下拉模块和所述第六下拉模块用于对所述第三输出模块的输出信号进行下拉，所述第七下拉模块和所述第八下拉模块用于对所述第四输出模块的输出信号进行下拉。
30.可选地，所述驱动单元还包括：第一下拉控制模块和第二下拉控制模块；
31.其中，所述第一下拉控制模块与所述第一上拉节点连接，所述第一下拉控制模块用于根据第四级传信号对所述第一上拉节点进行拉低控制；
32.所述第二下拉控制模块与所述第二上拉节点连接，所述第二下拉控制模块用于根据第五级传信号对所述第二上拉节点进行拉低控制，所述第四级传信号的高电平先于所述第五级传信号的高电平。
33.第二方面，本技术实施例还提供了一种显示面板，包括像素单元和如第一方面任一项所述的扫描驱动电路；
34.其中，所述扫描驱动电路中的每个驱动单元分别与四行相邻的像素单元连接。
35.第三方面，本技术实施例还提供了一种显示装置，其特征在于，包括：时序控制电路和如第二方面所述的显示面板；
36.其中，所述时序控制电路与所述显示面板通过时钟信号线连接。
37.在本技术实施例中，该扫描驱动电路包括多个级联的驱动单元，所述驱动单元包括：第一上拉节点、第二上拉节点、与所述第一上拉节点连接的第一输出模块和第二输出模块、与所述第二上拉节点连接的第三输出模块和第四输出模块；其中，所述第一上拉节点用于给所述第一输出模块和所述第二输出模块提供栅极电压，所述第一输出模块用于根据所述栅极电压和第一时钟信号输出第一扫描信号，所述第二输出模块用于根据所述栅极电压和第二时钟信号输出第二扫描信号；所述第二上拉节点用于给所述第三输出模块和所述第四输出模块提供栅极电压，所述第二输出模块用于根据所述栅极电压和第三时钟信号输出第三扫描信号，所述第四输出模块用于根据所述栅极电压和第四时钟信号输出第四扫描信号；所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号均由时序控制电路提供，所述时序控制电路与所述扫描驱动电路通过时钟信号线连接；所述第一扫描信号、所述第二扫描信号、所述第三扫描信号和所述第四扫描信号用于驱动四行相邻
的像素单元发光；所述第一输出模块的等效电容小于所述第二输出模块的等效电容，所述第三输出模块的等效电容等于所述第一输出模块的等效电容，所述第四输出模块的等效电容等于所述第二输出模块的等效电容，以使所述第一上拉节点和所述第二上拉节点为所述第一输出模块、所述第二输出模块、所述第三输出模块和所述第四输出模块提供的栅极电压保持一致。通过这种方式，可以对各驱动单元中的第一输出模块、第二输出模块、第三输出模块和第四输出模块的等效电容进行调整，使得奇数行的输出模块对应的等效电容小于偶数行的输出模块对应的等效电容，以此实现奇数行和偶数行的输出模块在输出扫描信号时的栅极电压保持一致，进而使得奇数行与偶数行的像素在相同的充电时间内通过的电荷数量相同，避免出现隔行显示的明暗条纹，从而提高显示效果。
附图说明
38.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
39.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
40.图1为本技术实施例提供的一种驱动单元的结构示意图；
41.图2为现有的第一上拉节点的电压的波形图；
42.图3为本技术实施例提供的第一上拉节点的电压的波形图；
43.图4为本技术实施例提供的时钟信号和扫描信号的时序关系图；
44.图5为本技术实施例提供的第一薄膜晶体管的结构示意图；
45.图6为本技术实施例提供的一种驱动单元的电路图；
46.图7为本技术实施例提供的各信号的时序关系图之一；
47.图8为本技术实施例提供的驱动单元中各信号的时序关系图之二；
48.图9为本技术实施例提供的显示面板的结构示意图；
49.图10为本技术实施例提供的显示装置的结构示意图。
50.附图标记说明：100，驱动单元；101，第一输出模块；102，第二输出模块；103，第三输出模块；104，第四输出模块；105，第一上拉模块；106，第二上拉模块；107，第一上拉控制模块；108，第一下拉维持模块；109，第二上拉控制模块；110，第二下拉维持模块；111，第一下拉模块；112，第二下拉模块；113，第三下拉模块；114，第四下拉模块；115，第五下拉模块；116，第六下拉模块；117，第七下拉模块；118，第八下拉模块；119，第一下拉控制模块；120，第二下拉控制模块；121，第一复位模块；122，第二复位模块；200，显示面板；300，像素单元；400，显示装置；500，时序控制电路。
具体实施方式
51.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本技术保护的范围。
52.参见图1，该扫描驱动电路包括多个级联的驱动单元100，驱动单元100包括：第一上拉节点q(n/n 1)、第二上拉节点q(n 2/n 3)、与第一上拉节点q(n/n 1)连接的第一输出模块101和第二输出模块102、与第二上拉节点q(n 2/n 3)连接的第三输出模块103和第四输出模块104；
53.其中，第一上拉节点q(n/n 1)用于给第一输出模块101和第二输出模块102提供栅极电压，第一输出模块101用于根据栅极电压和第一时钟信号clk(n)输出第一扫描信号gount(n)，第二输出模块102用于根据栅极电压和第二时钟信号clk(n 1)输出第二扫描信号gount(n 1)；
54.第二上拉节点q(n 2/n 3)用于给第三输出模块103和第四输出模块104提供栅极电压，第二输出模块102用于根据栅极电压和第三时钟信号clk(n 2)输出第三扫描信号gount(n 2)，第四输出模块104用于根据栅极电压和第四时钟信号clk(n 3)输出第四扫描信号gount(n 3)；
55.第一时钟信号clk(n)、第二时钟信号clk(n 1)、第三时钟信号clk(n 2)和第四时钟信号clk(n 3)均由时序控制电路提供，时序控制电路与扫描驱动电路通过时钟信号线连接；第一扫描信号gount(n)、第二扫描信号gount(n 1)、第三扫描信号gount(n 2)和第四扫描信号gount(n 3)用于驱动四行相邻的像素单元发光；
56.第一输出模块101的等效电容小于第二输出模块102的等效电容，第三输出模块103的等效电容等于第一输出模块101的等效电容，第四输出模块104的等效电容等于第二输出模块102的等效电容，以使第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)为第一输出模块101、第二输出模块102、第三输出模块103和第四输出模块104提供的栅极电压保持一致。
57.具体地，上述第一输出模块101、第二输出模块102、第三输出模块103和第四输出模块104均是由一个或多个薄膜晶体管组成的。上述第一上拉节点q(n/n 1)为第一输出模块101和第二输出模块102共享的上拉节点，用于为第一输出模块101和第二输出模块102提供栅极电压。上述第二上拉节点q(n 2/n 3)为第三输出模块103和第四输出模块104共享的上拉节点，用于为第三输出模块103和第四输出模块104提供栅极电压。
58.需要说明的是，由于各输出模块中的薄膜晶体管可以等效成电容结构，而该等效电容会对第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)产生电容耦合作用，电容耦合造成的压差大小可以采用如下公式计算：
59.δv＝(von-voff)*(ct6)/(ct6
…
ct6’)
60.其中，δv表示耦合造成的压差大小，von表示时钟信号的开启电压，voff表示时钟信号的关闭电压，ct6表示输出模块的等效电容，ct6
…
ct6’表示整个驱动单元上所有相关电容之和。根据上述公式可知，在时钟信号的开启电压与关闭电压的差值不变时，输出模块的等效电容与整个驱动单元上所有相关电容之和的比值越大，电容耦合造成的压差越大；输出模块的等效电容与整个驱动单元上所有相关电容之和的比值越小，电容耦合造成的压差越小。
61.在现有技术中，奇数行的输出模块(相当于第一输出模块101和第三输出模块103)和偶数行的输出模块(相当于第二输出模块102和第四输出模块104)对应的等效电容是相同的，因而当第一时钟信号clk(n)和第二时钟信号clk(n 1)依次给第一输出模块101和第
二输出模块102输出高电平时，第一上拉节点q(n/n 1)的电压会产生两次电容耦合。假设第一时钟信号clk(n)和第二时钟信号clk(n 1)的开启电压和关闭电压的压差相同，那么这两次电容耦合产生的压差也相同。当第一时钟信号clk(n)和第二时钟信号clk(n 1)依次给第一输出模块101和第二输出模块102输出低电平时，第一上拉节点q(n/n 1)的电压又会产生两次电容耦合。假设第一时钟信号clk(n)和第二时钟信号clk(n 1)的开启电压和关闭电压的压差相同，那么这两次电容耦合产生的压差也相同，从而使得第一上拉节点q(n/n 1)的电压呈现三段式，如图2所示。这样，第一输出模块101的栅极电压会高于第二输出模块102的栅极电压(即d点电压高于e点电压)，造成第一扫描信号gount(n)和第二扫描信号gount(n 1)的上升时间与下降时间存在较大差异，进而导致奇数行的像素与偶数行的像素在相同的充电时间内，通过的电荷数目将会不同。在画面显示上最终表现为隔行显示的明暗横纹，极大影响视觉观感。同理，对于第三输出模块103和第四输出模块104，也会出现相同的情况。
62.在本实施例中，可以对各驱动单元100中的第一输出模块101、第二输出模块102、第三输出模块103和第四输出模块104的等效电容进行调整，使得奇数行的输出模块对应的等效电容小于偶数行的输出模块对应的等效电容，这样，可以减小奇数行的输出模块对第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)的电容耦合作用(做到尽可能小，可以忽略)，且增加偶数行的输出模块对第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)的电容耦合，使得第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)的电压如图3所示。这样，奇数行和偶数行的输出模块在输出扫描信号时的栅极电压保持一致(即d点电压等于e点电压)，进而使得奇数行与偶数行的像素在相同的充电时间内通过的电荷数量相同，避免出现隔行显示的明暗条纹，从而提高显示效果。
63.进一步地，第一时钟信号clk(n)的上升沿与第二时钟信号clk(n 1)的上升沿同步，第三时钟信号clk(n 2)的上升沿与第四时钟信号clk(n 3)的上升沿同步，第三时钟信号clk(n 2)的上升沿和第四时钟信号clk(n 3)的上升沿在第一时钟信号clk(n)的上升沿和第二时钟信号clk(n 1)的上升沿之后；
64.第一时钟信号clk(n)的下升沿在第二时钟信号clk(n 1)的下升沿之前，第二时钟信号clk(n 1)的下升沿在第三时钟信号clk(n 2)的下升沿之前，第三时钟信号clk(n 2)的下升沿在第四时钟信号clk(n 3)的下升沿之前。
65.在一实施例中，可以对时序控制电路输出的第一时钟信号clk(n)、第二时钟信号clk(n 1)、第三时钟信号clk(n 2)和第四时钟信号clk(n 3)的时序进行调整，使得第一时钟信号clk(n)、第二时钟信号clk(n 1)、第三时钟信号clk(n 2)和第四时钟信号clk(n 3)的时序关系满足图4所示的时序关系。这样，在第一时钟信号clk(n)和第二时钟信号clk(n 1)的上升沿到来时，第一上拉节点q(n/n 1)的电压能够直接从b点电压升高到c点电压，无需经过两次电容耦合，这样更有利于第一上拉节点q(n/n 1)的电压的稳定性。同时，还可以保证从第一时钟信号clk(n)的上升沿开始，第一输出模块101能正常输出第一扫描信号gount(n)，以此保证后续各路扫描信号正常输出。同理，在第三时钟信号clk(n 2)和第四时钟信号clk(n 3)的上升沿到来时，第二上拉节点q(n 2/n 3)的电压能够直接从b点电压升高到c点电压，无需经过两次电容耦合，这样更有利于第二上拉节点q(n 2/n 3)的电压的稳定性。
66.进一步地，参见图5，第一输出模块101、第二输出模块102、第三输出模块103和第四输出模块104均包括第一薄膜晶体管，第一薄膜晶体管包括基板、第一金属层、绝缘层、第二金属层、第三金属层和保护层；
67.其中，保护层覆盖于第二金属层和第三金属层的上端面，第二金属层和第三金属层覆盖于绝缘层的上端面，绝缘层覆盖于第一金属层的上端面，第一金属层覆盖于基板的上端面；
68.第二金属层的覆盖区域和第三金属层的覆盖区域均与第一金属层的覆盖区域重叠；
69.第一输出模块101中的第三金属层的覆盖区域小于第二输出模块102中的第三金属层的覆盖区域，第三输出模块103中的第三金属层的覆盖区域小于第四输出模块104中的第三金属层的覆盖区域。
70.现有技术中，奇数行的输出模块对应的等效电容等于偶数行的输出模块对应的等效电容，即奇数行的第一薄膜晶体管中的第二金属层的覆盖区域等于偶数行中的第三金属层的覆盖区域，且奇数行的第一薄膜晶体管中的第三金属层的覆盖区域等于偶数行中的第三金属层的覆盖区域。而在本实施例中，奇数行的第一薄膜晶体管中的第二金属层的覆盖区域仍旧等于偶数行中的第三金属层的覆盖区域，但奇数行的第一薄膜晶体管中的第三金属层的覆盖区域减小，且偶数行的第一薄膜晶体管中的第三金属层的覆盖区域增大，使得达到减小奇数行的输出模块的等效电容，增大偶数行的输出模块的等效电容的效果。
71.进一步地，第三金属层的覆盖区域与第三金属层所在的输出模块的等效电容成正比。
72.根据前述计算电容耦合造成的压差的公式可知，在时钟信号的开启电压与关闭电压的差值不变时，输出模块的等效电容与整个驱动单元100上所有相关电容之和的比值越大，电容耦合造成的压差越大；输出模块的等效电容与整个驱动单元100上所有相关电容之和的比值越小，电容耦合造成的压差越小。因此，如果整个驱动单元100上其他薄膜晶体管的电容不变，只对第一薄膜晶体管上的第三金属层的覆盖区域进行调整，那么将第三金属层的覆盖区域增大，将会导致该第三金属层所在的输出模块的等效电容增大，进而增大电容耦合造成的压差；将第三金属层的覆盖区域减小，将会导致该第三金属层所在的输出模块的等效电容减小，进而减小电容耦合造成的压差。
73.进一步地，继续参见图1，驱动单元100还包括：第一上拉模块105和第二上拉模块106；
74.其中，第一上拉模块105与第一上拉节点q(n/n 1)连接，第一上拉模块105用于根据第一级传信号对第一上拉节点q(n/n 1)进行预充电；
75.第二上拉模块106与第二上拉节点q(n 2/n 3)连接，第二上拉模块106用于根据第二级传信号对第二上拉节点q(n 2/n 3)进行预充电，第一级传信号的高电平先于第二级传信号的高电平。
76.在一实施例中，可以通过第一上拉模块105和第一级传信号对第一上拉节点q(n/n 1)进行预充电。具体而言，当第一级传信号输出高电平时，可以使得第一上拉模块105中的薄膜晶体管导通，进而对第一上拉节点q(n/n 1)进行预充电。同理，可以通过第二上拉模块106和第二级传信号对第二上拉节点q(n 2/n 3)进行预充电。具体而言，当第二级传信号输
出高电平时，可以使得第二上拉模块106中的薄膜晶体管导通，进而对第二上拉节点q(n 2/n 3)进行预充电。
77.这样，可以方便在第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)进入预充电状态后，随着时钟信号的输入，第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)的电压经过耦合进入高电平状态，进而控制对应的输出模块输出扫描信号。
78.进一步地，继续参见图1，驱动单元100还包括：第一上拉控制模块107、第一下拉维持模块108、第二上拉控制模块109、第二下拉维持模块110、第一下拉节点qb_o(n)和第二下拉节点qb_e(n)；
79.其中，第一上拉控制模块107和第一下拉维持模块108均与第一下拉节点qb_o(n)连接，第一上拉控制模块107用于根据第三级传信号对第一下拉节点qb_o(n)的电平进行控制，第一下拉维持模块108用于根据第一电源信号对第一下拉节点qb_o(n)的电平进行控制；
80.第二上拉控制模块109和第二下拉维持模块110均与第二下拉节点qb_e(n)连接，第二上拉控制模块109用于根据第三级传信号对第二下拉节点qb_e(n)的电平进行控制，第二下拉维持模块110用于根据第二电源信号对第一下拉节点qb_o(n)的电平进行控制；
81.第三级传信号的高电平信号先于第一级传信号和第二级传信号，第一电源信号和第二电源信号均由时序控制电路提供，第一电源信号的电平信号和第二电源信号的电平信号相反。
82.在一实施例中，可以通过第一上拉控制模块107和第一下拉维持模块108对第一下拉节点qb_o(n)的电平进行控制，并通过第二上拉控制模块109和第二下拉维持模块110对第二下拉节点qb_e(n)的电平进行控制。具体地，当第三级传信号的高电平同时输入至第一上拉控制模块107和第二上拉控制模块109时，第一上拉控制模块107和第二上拉控制模块109中的薄膜晶体管导通，使得第一下拉节点qb_o(n)和第二下拉节点qb_e(n)的电平拉低至vss2，这样可以使得与第一下拉节点qb_o(n)和第二下拉节点qb_e(n)相连的下拉模块不工作，确保后续第一上拉模块105和第二上拉模块106能够正常输出，对应的4个输出模块也能正常输出。当第一电源信号或者第二电源信号输出高电平时，可以使得第一下拉节点qb_o(n)或者第二下拉节点qb_e(n)获得高电平，以启动对应的下拉模块工作，从而实现下拉维持的作用。
83.进一步地，继续参见图1，驱动单元100还包括：第一下拉模块111、第二下拉模块112、第三下拉模块113、第四下拉模块114、第五下拉模块115、第六下拉模块116、第七下拉模块117和第八下拉模块118；
84.其中，第一下拉模块111、第三下拉模块113、第六下拉模块116和第七下拉模块117均与第一下拉节点qb_o(n)连接；
85.第二下拉模块112、第四下拉模块114、第五下拉模块115和第八下拉模块118均与第二下拉节点qb_e(n)连接；
86.第一下拉模块111和第二下拉模块112用于对第一输出模块101的输出信号进行下拉，第三下拉模块113和第四下拉模块114用于对第二输出模块102的输出信号进行下拉，第五下拉模块115和第六下拉模块116用于对第三输出模块103的输出信号进行下拉，第七下拉模块117和第八下拉模块118用于对第四输出模块104的输出信号进行下拉。
87.在一实施例中，上述第一电源信号和第二电源信号交替输出高电平，即当第一电源信号输出高电平时，第二电源信号输出低电平；当第一电源信号输出低电平时，第二电源信号输出高电平。由于第一下拉模块111、第三下拉模块113、第六下拉模块116和第七下拉模块117均与第一下拉节点qb_o(n)连接，且第二下拉模块112、第四下拉模块114、第五下拉模块115和第八下拉模块118均与第二下拉节点qb_e(n)连接，因而无论是第一电源信号为高电平，还是第二电源信号为高电平，均可对第一输出模块101的输出信号、第二输出模块102的输出信号、第三输出模块103的输出信号和第四输出模块104的输出信号进行下拉，从而实现各输出信号下拉作用。之所以设置第一电源信号和第二电源信号交替输出高电平，是为了避免第一电源信号或者第二电源信号长时间输出高电平，导致第一下拉维持模块108或者第二下拉维持模块110烧坏。
88.在实际电路工作中，当第一扫描信号gount(n)、第二扫描信号gount(n 1)、第三扫描信号gount(n 2)、第四扫描信号gount(n 3)输出完毕后，假设将第二电源信号输出为高电平，此时第二下拉维持模块110持续工作，将第二下拉节点qb_e(n)保持为高电平，此时第二下拉模块112、第四下拉模块114、第五下拉模块115和第八下拉模块118正常工作，可以将第一扫描信号gount(n)、第二扫描信号gount(n 1)、第三扫描信号gount(n 2)、第四扫描信号gount(n 3)，以及第一上拉节点q(n/n 1)的电压和第二上拉节点q(n 2/n 3)的电压持续拉低为vss1/vss2。而在第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)进行预充电之前，可以将第三级传信号作为上拉控制信号输入，此时第二上拉控制模块109会将第二下拉节点qb_e(n)的信号拉低为vss2，此时对应的第二下拉模块112、第四下拉模块114、第五下拉模块115和第八下拉模块118不工作，且由于第一电源信号为低电平，因而第一下拉模块111、第三下拉模块113、第六下拉模块116和第七下拉模块117也不工作。这样可以确保后续第一上拉模块105和第二上拉模块106能够正常输出，对应的4个输出模块也能正常输出。
89.进一步地，继续参见图1，驱动单元100还包括：第一下拉控制模块119和第二下拉控制模块120；
90.其中，第一下拉控制模块119与第一上拉节点q(n/n 1)连接，第一下拉控制模块119用于根据第四级传信号对第一上拉节点q(n/n 1)进行拉低控制；
91.第二下拉控制模块120与第二上拉节点q(n 2/n 3)连接，第二下拉控制模块120用于根据第五级传信号对第二上拉节点q(n 2/n 3)进行拉低控制，第四级传信号的高电平先于第五级传信号的高电平。
92.在一实施例中，还可以通过第一下拉控制模块119对第一上拉节点q(n/n 1)的电压进行控制，并通过第二下拉控制模块120对第二上拉节点q(n 2/n 3)的电压进行控制。具体而言，当第四级传信号输出高电平时，可以将第一下拉控制模块119中的薄膜晶体管导通，这样第一上拉节点q(n/n 1)可以通过第一下拉控制模块119拉低至vss2。同理，当第五级传信号输出高电平时，可以将第二下拉控制模块120中的薄膜晶体管导通，这样第二上拉节点q(n 2/n 3)可以通过第二下拉控制模块120拉低至vss2。这样，可以对第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)进行拉低，避免电路漏电聚集。
93.当然，驱动单元100还包括第一复位模块121和第二复位模块122，该第一复位模块121和第二复位模块122用于根据复位信号reset，在每一帧对第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)进行拉低动作，避免电路漏电聚集。
94.在一实施例中，该驱动电路中的第n级驱动单元100的电路图可以如图6所示。该第n级的驱动单元包括：
95.输出模块1、输出模块2、输出模块3和输出模块4(即上文中的第一输出模块101、第二输出模块102、第三输出模块103和第四输出模块104)：输出模块包括薄膜晶体管t6，或者包括薄膜晶体管t6 t6n；输出模块1、输出模块2、输出模块3和输出模块4依次输入的时钟信号为clk(n)、clk(n 1)、clk(n 2)、clk(n 3)；输出模块1、输出模块2、输出模块3和输出模块4依次输出的扫描信号为gout(n)、gout(n 1)、gout(n 2)、gout(n 3)，在第一上拉节点q(n/n 1)和第二上拉节点q(n 2/n 3)为高电平时，各输出模块中的薄膜晶体管导通，时钟信号clk(n)、clk(n 1)、clk(n 2)、clk(n 3)产生的周期讯号依次冲入各输出模块，实现各输出模块的信号输出。需要说明的是，输出模块1和输出模块3在输出扫描信号的同时，还会输出级传信号carry(n)和carry(n 2)，用于后面的级驱动单元使用。
96.上拉模块1和上拉模块2(即上文中的第一上拉模块105和第二上拉模块106)：上拉模块包括薄膜晶体管t1。上拉模块1输入第一级传信号carry(n-6)信号，通过carry(n-6)打开上拉模块1，给第一上拉节点q(n/n 1)进行预充电。上拉模块2输入第二级传信号carry(n-4)信号，通过carry(n-4)打开上拉模块2，给第二上拉节点q(n 2/n 3)进行预充电。
97.上拉控制模块1和上拉控制模块2(即上文中的第一上拉控制模块107和第二上拉控制模块109)：上拉控制模块可以包括薄膜晶体管t5；上拉控制模块1输入第三级传信号carry(n-8)信号，第三级传信号carry(n-8)打开上拉控制模块1，将第一下拉节点qb_o(n)拉低为vss2，使得下拉模块1、下拉模块3、下拉模块6和下拉模块7不工作。上拉控制模块2输入第三级传信号carry(n-8)信号，第三级传信号carry(n-8)打开上拉控制模块2，将第二下拉节点qb_e(n)拉低为vss2，使得下拉模块2、下拉模块4、下拉模块5和下拉模块8不工作。从而确保上拉模块1和上拉模块2能够正常输出，对应的输出模块1、输出模块2、输出模块3和输出模块4可以正常输出。
98.下拉维持模块1和下拉维持模块2(即上文中的第一下拉维持模块108和第二下拉维持模块110)：下拉控制模块包括薄膜晶体管t4a、t4、t4q、t5qi和t5q。下拉控制模块1与第一电源信号vdd_o连接，下拉控制模块2与第二电源信号vdd_e连接，使用vdd_o/vdd_e信号进行输入控制，使得第一下拉节点qb_o(n)或第二下拉节点qb_e(n)获得高电平，实现下拉维持的作用。
99.下拉模块1、下拉模块2、下拉模块3、下拉模块4、下拉模块5、下拉模块6、下拉模块7和下拉模块8：下拉模块包括薄膜晶体管t7，或者包括薄膜晶体管t3、t7和t7n。各下拉模块主要利用第一下拉节点qb_o(n)或第二下拉节点qb_e(n)信号进行下拉维持，使得第一上拉节点q(n/n 1)的电压、第二上拉节点q(n 2/n 3)的电压以及各路扫描信号维持低电平，降低电路漏电风险。
100.下拉控制模块1和下拉控制模块2(即上文中的第一下拉控制模块119和第二下拉控制模块120)：下拉控制模块包括薄膜晶体管t3n。下拉控制模块1接入第四级传信号carry(n 12)，下拉控制模块1主要通过carry(n 12)信号对第一上拉节点q(n/n 1)进行关闭。下拉控制模块2接入第五级传信号carry(n 14),主要通过carry(n 14)信号对第二上拉节点q(n 2/n 3)进行关闭，使得gdl电路的q点被关闭。
101.复位模块1和复位模块2(即上文中的第一复位模块121和第二复位模块122)：复位
模块包括薄膜晶体管t3r。复位模块1和复位模块2分别输入reset信号，在每一帧对q点进行拉低动作，避免电路漏电聚集。
102.在图6所示的驱动单元中，第一电源信号vdd_o和第二电源信号vdd_e交替输出高电平，上拉控制模块1/2使用相同的信号下拉；当第二电源信号vdd_e为高电平时，下拉维持控制模块2持续工作，将第二下拉节点qb_e(n)保持为高电平，此时下拉模块2、下拉模块4、下拉模块5和下拉模块8会正常工作，将扫描信号gout(n)、gout(n 1)、gout(n 2)、gout(n 3)，以及第一上拉节点q(n/n 1)的电压、第二上拉节点q(n 2/n 3)的电压和级传信号carry(n)、carry(n 2)持续拉低为vss1/vss2。
103.当carry(n-8)作为上拉控制信号输入时，上拉控制模块2会将第二下拉节点qb_e(n)信号拉低为vss2，此时对应的下拉模块2、下拉模块4、下拉模块5和下拉模块8不工作，且因为vdd_o为低电平，下拉模块1、下拉模块3、下拉模块6和下拉模块7均不工作。当奇数行的输出模块的等效电容等于偶数行的输出模块的等效电容时，第一上拉节点q(n/n 1)的电压的变化过程是：在a点随着carry(n-6)作为上拉信号输入时，可以使得第一上拉节点q(n/n 1)会被正常拉高进入预充电状态；待到b点时，随着clk(n)的输入，q(n/n 1)电压经过耦合进入高电平状态；但到c点时，随着clk(n 1)的输入，q(n/n 1)将会再次耦合。这将导致q点电压经过了两次，电压过高增加半导体器件被击穿的风险。待到d点时，clk(n)进入低电平，q(n/n 1)点电压经过耦合降低；待e点时，clk(n 1)进入低电平，q(n/n 1)点电压经过耦合进一步的降低。该驱动单元中各信号的时序关系如图7所示，q(n/n 1)点电压实际上表现为三段式，表现为输出模块1的栅极电压高于输出模块2的栅极电压，造成gout1和gout1的下降时间与上升时间存在较大差异，这将会导致奇数行的像素与偶数行的像素在相同的充电时间内，通过的电荷数目将会不同。在画面显示上最终表现为隔行显示的明暗横纹，极大影响视觉观感。
104.通过layout设计，通过改变输出模块中第一薄膜晶体管t6的m1/m2重叠面积，使得奇数行的输出模块的等效电容减小，并使得偶数行的输出模块的等效电容增加，进而使得q(n/n 1)受到clk(n)变化的耦合作用较小，而受到clk(n 1)变化的耦合作用增大，从而实现图8所示的输出电路，使得奇数与偶数行的输出模块的栅极电压区域一致。
105.该驱动单元的运作模式将分为以下几个阶段(以vdd_e处于电平而vdd_o处于高电压为例)：
106.第一阶段：级传信号carry(n-8)输入，上拉控制模块1开启，第一下拉节点qb_o(n)电位提前下拉；
107.第二阶段：在a点时，级传信号carry(n-6)输入，上拉模块1开启，第一上拉节点q(n/n 1)电压升高，进入预充电状态，同时开启下拉维持模块1，从而导致vdd_o的电压直接连通vss2；
108.第三阶段：在b点时，级传信号carry(n-6)结束的同时，时钟信号clk(n)及clk(n 1)同时开启，经过偶数行输出模块的等效电容的耦合作用，第一上拉节点q(n/n 1)点电位进一步抬高至二段高电压，同时开启输出模块1和输出模块2，输出扫描信号gout(n)与gout(n 1)；
109.第四阶段：在c点时，由于对比原时序图，时钟信号clk(n 1)的上升沿提前至与时钟信号clk(n)相同位置，因此不会对第一上拉节点q(n/n 1)电位造成影响；
110.第五阶段：在d点时，时钟信号clk(n)切换为低电平，扫描gout(n)输出结束，但由于奇数行输出模块的等效电容被减小，对第一上拉节点q(n/n 1)电位的耦合作用较小，因此第一上拉节点q(n/n 1)电位基本不变；
111.第六阶段：在e点时，时钟信号clk(n 1)切换为低电平，扫描信号gout(n 1)输出结束，由于偶数行输出模块的等效电容较大，因此第一上拉节点q(n/n 1)电位经该电容耦合效应降低至预充电时的电压；
112.第七阶段：在f点时，级传信号carry(n 12)输入，下拉控制模块1开启，第一上拉节点q(n/n 1)电位连接vss2，此时vdd_o的电压经过下拉维持模块1拉高qb_o(n)电位，该单元进入下拉维持阶段，等待下一次工作。
113.参见图9，本技术实施例还提供了一种显示面板200，包括像素单元300和如上述任一实施例的扫描驱动电路；
114.其中，扫描驱动电路中的每个驱动单元100分别与四行相邻的像素单元300连接。
115.由于该显示面板200具有上述任一实施例的扫描驱动电路，因而能起到相同的作用，在此不再一一赘述。
116.参见图10，本技术实施例还提供了一种显示装置400，包括：时序控制电路500和如上述任一实施例的显示面板200；
117.其中，时序控制电路500与显示面板200通过时钟信号线连接。
118.由于该显示装置400具有上述任一实施例的显示面板200，因而能起到相同的作用，在此不再一一赘述。
119.需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
120.以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。