一种碳化硅mosfet
技术领域
1.本实用新型属于半导体器件保护结构技术领域，具体涉及一种碳化硅mosfet。
背景技术：
2.传统硅基半导体器件的性能已经逐渐接近材料的物理极限，而采用以碳化硅为代表的第三代半导体材料所制作的器件具有高频、高压、耐高温、抗辐射等优异的工作能力。sic mosfet作为sic器件的代表，具备低导通损耗、快开关速度、高工作频率等诸多优异特性，现已逐渐在电动汽车、充电桩、新能源发电、工业控制、柔性直流输电等应用场景中得到推广和使用。
3.sicmosfet具有更高的效率与功率密度，非常适合应用于电能变换领域。然而，由于sic栅氧化层界面态密度较高、可靠性较差等问题的影响，sic mosfet一般难以承受较高的结温，sicmosfet芯片在工作状态下，由于芯片不同区域散热效率的不同，芯片不同区域间会出现温度梯度，芯片中央区域往往表现出较高的结温，使得sicmosfet芯片在部分区域结温未达极限的情况下仍存在高温失效的风险，对sic mosfet芯片的可靠性造成不利影响。
4.sicmosfet因其内部自带体二极管可以免外接续流二极管，从而降低电路设计复杂度和系统成本。然而，在电力电子系统应用过程中追求工作效率和功率密度的同时，系统的稳定性和可靠性是另一个重要的考量指标。当电力电子系统出现故障时，在保护电路来不及做出反应或者没有保护电路的情况下，sicmosfet器件本身需要承受浪涌的冲击，而浪涌电流主要流通sicmosfet的体二极管，该过程虽然很短暂，但对器件的要求却很高。有研究表明，当浪涌电流超过器件的承受能力时，sicmosfet器件发生了栅源短路，解剖之后发现了芯片表面铝电极发生熔化、源极欧姆接触层消失、pwell区出现退化等现象。
技术实现要素：
5.为克服上述现有技术的不足，
6.本实用新型提供一种碳化硅mosfet，包括：碳化硅衬底、生成在所述碳化硅衬底上的缓冲层、生长在所述缓冲层上的漂移区、在所述漂移区上设有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增大的集成二极管p区、pwell区和源极区域；
7.其中，所述源极区域包括：n 区和p 区，所述p 区嵌于所述n 区内部，所述n 区嵌于pwell区内部。
8.优选的，在相邻的所述pwell区和所述集成二极管p区之间的jfet区、部分的所述n 区域、部分的所述pwell区域、以及部分的所述集成二极管p区上设有栅氧化层；在所述栅氧化层上设有多晶硅；在所述栅氧化层和多晶硅外表面包裹有设有隔离介质层；在所述源极区和隔离介质层上生长有金属层，在碳化硅衬底下方生长有金属层。
9.优选的，所述集成二极管p区的离子掺杂浓度等于或者高于p 区的离子掺杂浓度。
10.优选的，所述pwell区的离子掺杂浓度低于p 区的离子掺杂浓度和集成二极管p区
的离子掺杂浓度。
11.优选的，相邻的所述集成二极管p区与pwell区之间的间隔距离为1.0μm-6.0μm。
12.优选的，所述pwell和集成二极管p区的形状至少包括下述中的一种或多种：条形、圆形、环形、正四边形、正六边形和正八边形。
13.优选的，所述金属层的材料为cu。
14.与最接近的现有技术相比，本实用新型具有的有益效果如下：
15.1、本实用新型提供一种碳化硅mosfet，包括：碳化硅衬底、生成在所述碳化硅衬底上的缓冲层、生长在所述缓冲层上的漂移区、在所述漂移区上设有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增大的集成二极管p区、pwell区和源极区域；其中，所述源极区域包括：n 区和p 区，所述p 区嵌于所述n 区内部，所述n 区嵌于pwell区内部。本实用新型通过形成具有多组宽度从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加pwell区和集成二极管p区，可以增强二极管的导通性能和抗浪涌电流能力，由于芯片中央区的p 区的宽度和集成二极管p区宽度更大因此可以有效降低了芯片中央的结温，从而使得降低结温的芯片中央和芯片边缘的温度差更小，因此芯片整体呈现的是相对均匀的温度。
16.2、本实用新型由于芯片中央区的p 区的宽度和集成二极管p区宽度更大因此可以有效降低了芯片中央的结温，从而使得降低结温的芯片中央和芯片边缘的温度差更小，优化了现有碳化硅mosfet芯片热分布，降低了现有碳化硅mosfet芯片的功耗，改善了现有碳化硅mosfet芯片工作状态时内部温度分布不均匀问题，同时在不会影响碳化硅mosfet的导通能力下，实现不牺牲碳化硅mosfet工作性能的同时增强体二极管的导通性能和抗浪涌电流能力，获得器件性能与可靠性之间的优化与平衡。
附图说明
17.图1为本实用新型提供的一种碳化硅mosfet结构图；
18.图2为本实用新型提供的一种碳化硅mosfet的制备方法流程图；
19.图3为本实用新型提供的一种碳化硅mosfet的制备方法中掩模版示意图；
20.图4为本实用新型提供的一种碳化硅mosfet中多组pwell区和集成二极管p区结构图；
21.附图说明：1-金属层；2-sic衬底；3-缓冲层；4-漂移区；5-pwell区；6-n 区；7-p 区；8-jfet区；9-栅氧化层；10-多晶硅；11-隔离介质层；12-二极管p区。
具体实施方式
22.下面结合附图对本实用新型的具体实施方式做进一步的详细说明。
23.实施例1：
24.本实用新型提供的一种碳化硅mosfet结构示意图如图1所示，包括：碳化硅衬底、生成在所述碳化硅衬底上的缓冲层、生长在所述缓冲层上的漂移区、在所述漂移区上设有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增大的集成二极管p区、pwell区和源极区域；
25.其中所述源极区域包括：n 区和p 区，所述p 区嵌于所述n 区内部，所述n 区嵌于pwell区内部。
26.如图2所示，在n型4h-sic衬底上表面依次设有缓冲层、漂移区、在所述漂移区上设有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增大的多个集成二极管p区和pwell区；
27.其中与pwell区相邻的集成二极管p区之间的漂移区为jfet区；
28.并在每一个pwell区内嵌有一个与pwell区宽度相适应的n 区，在每个n 源区中嵌有一个与n 区宽度相适应的p 区，形成源极区域；
29.所述多个n 区和p 区的宽度都是按照从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的非均匀分布规律进行递增；
30.在相邻的所述pwell区和所述集成二极管p区之间的jfet区上端面覆盖有一个栅氧化层，该栅氧化层同时还覆盖在部分n 区、部分pwell区域以及集成二极管部分p区上；
31.在栅氧化层上表面设有多晶硅栅，并在栅氧化层和多晶硅栅的外表面共同包裹有隔离介质层；
32.在所述源极区域和隔离介质层上生长有金属层，在碳化硅衬底下方生长有金属层；
33.本实用新型的结构可以实现增强二极管的导通性能和抗浪涌电流能力，由于芯片中央区的p 区的宽度和集成二极管p区宽度更大因此可以有效降低了芯片中央的结温，从而使得降低结温的芯片中央的温度和芯片边缘的温度差不多，因此芯片整体呈现的是相对均匀的温度，提高sic mosfet可靠性。
34.实施例2：
35.本实用新型提供的一种碳化硅mosfet的制备方法流程示意图如图2所示，包括：
36.步骤1：在碳化硅衬底上依次生长缓冲层和漂移区；
37.步骤2：基于多个预先制作的掩膜版，依次通过多个掩膜版分别进行多次离子注入，形成从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加集成二极管p区、pwell区和源极区域；
38.其中，多个掩膜版根据注入区域的要求均具有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的多个掩膜孔。
39.具体的，所述步骤2包括：通过向所述第一掩膜版的多个不同宽度的掩膜孔在n-漂移区内进行多次离子注入，形成从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的集成二极管p区；
40.通过向所述第二掩膜版的多个不同宽度的掩膜孔在所述n-漂移区内进行多次离子注入，形成从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的pwell区；
41.依次利用各第三掩膜版在所述pwell区内进行多次离子注入，形成从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的源极区；
42.其中，所述源极区包括：n 区和p 区；
43.所述集成二极管p区的离子掺杂浓度等于或者高于p 区的离子掺杂浓度；
44.所述集成二极管p区的宽度从碳化硅mosfet芯片边缘至芯片中央逐渐增加的幅度随机，每个增加幅度不小于0.05μm；
45.所述pwell区的离子掺杂浓度低于p 区的离子掺杂浓度和集成二极管p区的离子掺杂浓度；
46.其中，相邻的所述集成二极管p区与pwell区之间的间隔距离为1.0μm-6.0μm；
47.所述pwell和集成二极管p区的形状至少包括下述中的一种或多种：条形、圆形、环形、正四边形、正六边形和正八边形。
48.如图3所示，基于具有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的掩膜孔的第一掩模版，在漂移区上通过所述第一掩模版的多个不同宽度的掩膜孔分别同时进行多次相同剂量和相同浓度的离子注入，形成从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的集成二极管p区；
49.其中，所述集成二极管p区的离子注入的宽度最小范围是0.1um-3.0um；在此基础上从碳化硅mosfet芯片边缘至芯片中央逐步增加宽度(宽度一定是递增的不存在中间不增加或减少的情况)，每次宽度增加的幅度是随机的，但是每次的增幅不小于0.05um；
50.由于集成二极管p区的宽度是从芯片边缘至芯片中央逐渐增加的，因此位于碳化硅mosfet芯片边缘的集成二极管p区的宽度小于位于芯片中央的集成二极管p区宽度；
51.然后基于具有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的掩膜孔的第二掩模版，在漂移区上通过所述第二掩模版的多个不同宽度的掩膜孔分别同时进行多次相同剂量和相同浓度的离子注入，形成从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的pwell区；
52.其中，通过所述第一掩膜版、第二掩模版和第三个掩模版形成的形状可以采用条形、圆形、环形、正四边形、正六边形以及正八边形中的一种或多种的组合，如图2所示是正四边形状多个掩模版形成嵌套示意图，最大的口对应的pwell区的口，中间对应的是n 口，最里边对应的是p 口；
53.因此如图4所示，从碳化硅mosfet芯片边缘至芯片中央的漂移区上形成了多组宽度逐渐增加的pwell区和集成二极管p区；
54.其中每组pwell区和集成二极管p区的宽度相等，且从碳化硅mosfet芯片边缘至芯片中央的与pwell区相邻的集成二极管p区之间的间隔距离为1.0μm-6.0μm。
55.具体的，步骤2中所述多个第三掩膜版包括：形成源极区中n 区的n 掩膜版和形成源极区中p 区的p 掩膜版；
56.所述依次利用各第三掩膜版在所述pwell区内进行多次离子注入，形成从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的源极区，包括：
57.通过所述n 掩膜版的多个不同宽度的掩膜孔在pwell区内同时进行多次离子注入，形成多个具有相同离子掺杂浓度且从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的n 区；
58.通过所述p 掩模版上的多个不同宽度的掩膜孔在所述n 区上同时进行多次离子注入，形成多个具有相同离子掺杂浓度且从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的p 区；
59.所述n 区的最小宽度范围为：0.1μm-3.0μm；所述n 区的离子注入深度为0.2μm-0.5μm；所述n 区的离子杂质浓度为1x10
18
cm-3-1x10
19
cm-3
；
60.所述p 区的宽度从碳化硅mosfet芯片边缘至芯片中央逐渐增加的幅度随机，每个增加幅度不小于0.05μm；
61.所述p 区的最小宽度范围为：0.1μm-3.0μm；所述p 区的离子注入深度为0.2μm-0.7μm；所述p 区的离子杂质浓度为2x10
18
cm-3-2x10
19
cm-3
。
62.基于具有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的掩膜孔的n 掩模版，在pwell区上通过所述n 掩模版的多个不同宽度的掩膜孔分别同时进行多次相同剂量和相同浓度的离子注入，在从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的不同宽度的pwell区中分别形成n 区；
63.最后基于具有从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的掩膜孔的p 掩模版，在n 区上通过所述p 掩模版的多个不同宽度的掩膜孔分别同时进行多次相同剂量和相同浓度的离子注入，在从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的不同宽度的n 区中分别形成p 区；
64.其中，所述p 区的离子注入的宽度最小范围是0.1um-3.0um；在此基础上从碳化硅mosfet芯片边缘至芯片中央逐步增加宽度(宽度一定是递增的不存在中间不增加或减少的情况)，每次宽度增加的幅度是随机的，但是每次的增幅不小于0.05um；
65.由于p 区的宽度是从芯片边缘至芯片中央逐渐增加的，因此位于碳化硅mosfet芯片边缘的p 区的宽度小于位于芯片中央的p 区宽度；
66.其中，所述通过所述n 掩模版的多个不同宽度的掩膜孔分别同时进行多次相同剂量和相同浓度的离子注入和所述在n 区上通过所述p 掩模版的多个不同宽度的掩膜孔分别同时进行多次相同剂量和相同浓度的离子注入，多次指是每次不同能量和每次不同剂量进行注入，但是同一次中每个掩膜孔中是相同剂量和浓度的离子注入，因为不同次的能量对应的注入深度不同，因此可以通过调节注入能量来调剂不同能量对应的剂量从而使得离子注入的深度可以控制；
67.其中，对于从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的每个pwell区内部都嵌有一个宽度与pwell区相适应的n 区；
68.对于从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加的n 区内部都嵌有一个宽度与n 区相适应的p 区；
69.最终形成的所述n 区宽度为0.1μm-3.0μm，n 区深度为0.2μm-0.5μm，n 区的杂质浓度为1x10
18
cm-3-1x10
19
cm-3
；
70.形成的所述p 区宽度为0.1μm-3.0μm，p 区深度为0.2μm-0.7μm，p 区的杂质浓度为2x10
18
cm-3-2x10
19
cm-3
。
71.本实用新型通过形成具有多组宽度从碳化硅mosfet芯片边缘至芯片中央宽度逐渐增加集成二极管p区和p 区，可以增强二极管的导通性能和抗浪涌电流能力，并且可以有效降低了芯片中央的结温，从而使得降低结温的芯片中央的温度和芯片边缘的温度差不多，因此芯片整体呈现的是相对均匀的温度，提高了碳化硅mosfet芯片的可靠性。
72.具体的，步骤2之后还包括：在所述漂移区上制备栅氧化层和多晶硅，在所述栅氧化层和多晶硅的外表面包裹隔离介质层；
73.在所述源极区域和隔离介质层上生长金属层，在碳化硅衬底下方生长金属层；
74.所述栅氧化层的材料至少包括下述中的一种或多种：sio2、sin和al2o3；
75.其中，所述栅氧化层的厚度为10nm-100nm。
76.在碳化硅漂移层区域上制备栅氧化层和多晶硅，栅氧化层由热氧化法生长；
77.在所述漂移区上制备栅氧化层和多晶硅，在所述栅氧化层和多晶硅的外表面上包裹隔离介质层；
78.在碳化硅漂移层区域上和隔离介质层区域上生长金属化层，在衬底下方也生长金属化层；
79.其中，金属化层采用cu金属材料替代传统的al金属，以提高电极材料的熔化温度，从而提高器件的抗浪涌电流能力。
80.最后应当说明的是:以上实施例仅用于说明本实用新型的技术方案而非对其保护范围的限制,尽管参照上述实施例对本实用新型进行了详细的说明,所属领域的普通技术人员应当理解:本领域技术人员阅读本实用新型后依然可对申请的具体实施方式进行种种变更、修改或者等同替换，但这些变更、修改或者等同替换，均在申请待批的权利要求保护范围之内。