1.本发明属于时间间隔测量技术领域，尤其涉及一种分段式时间数字转换器、控制方法、介质、设备及终端。
背景技术：
2.目前，时间数字转换器(time to digital converter，tdc)是一种高精度(皮秒级)的时间间隔测量单元，广泛应用于众多工业应用领域，包括核物理、汽车车辆、医学成像等。简单的tdc可以利用高频时钟信号，通过计算经历的时钟数量来粗略的刻画时间间隔，然而这种方法的分辨率受到时钟频率的限制，通常在纳秒级。
3.现有的tdc方案可分为模拟方案和数字方案。模拟方案，包括时间拉伸或时间－幅度转换。这些模拟方案一方面在实现中需要使用模拟量，而模拟量易受信号波动的影响；另一方面，这些方案的单次测量时间往往远高于待测时间间隔，即较长的转换率，这就导致死时间过长，无法进行高频次的测量。因此，尽管它们可以实现可观的积分非线性(integrated non-linearity，inl)性能，甚至亚皮秒的时间分辨率，但它们并不太常见。相反，数字方案更加流行，因为它们可以更快地部署和迭代(在fpga上)，具有更加紧凑的硬件结构，灵活性好，更能忍受噪声干扰。因此，数字tdcj9九游会真人的解决方案更受欢迎。
4.第一个数字j9九游会真人的解决方案是插值方法，也称为nutt方法。插值方法利用多个延迟单元(在fpga中通常为进位模块)对系统时钟进行内插。在该方法中，一系列延迟单元级串联在一起，形成一个长链(也称为抽头延迟线，tapped delay line，tdl)，它们的测量结果往往称为“细”时间。在nutt方法中，先用系统时钟对待测时间间隔进行粗略的测量，将待测时间分为整数个时钟分量和小数个时钟分量。整数时钟分量利用计数法可以得到，而小数个时钟分量则利用tdl链中延迟单元被触发的数量来得到。在该方法中，可以事先通过码密度测量得到tdl链中每个延迟单元所能造成的延迟时间，而这些单元的触发数量通过测量可以得到，因此“细”时间的值便可以得到，再配合由系统时钟得到的“粗”时间的值，即能得到最终的时间间隔。
5.该方法的前提是每个延迟单元具有相同的延迟，这一延迟也决定了测量的时间分辨率。然而，这些延迟单元的特性容易受到器件固有缺陷、功率和温度动态变化等的影响，导致了严重的非线性问题。同时，每个单元的固有延迟是由其制造工艺决定的，不能够被修改。因此，一旦确定了硬件平台，就已经确定了tdc的时间分辨率。为了解决这些问题，已经提出了游标方法、多链平均拓扑、waveunion架构和bin-to-bin校准等方法。
6.尽管这些方法能够提升tdc某些方面的性能，但它们往往会引入其它问题。例如，游标方法可以极大地缓解设备本身存在的非线性缺陷，提高时间分辨率，甚至超过延迟单元固有的时间延迟，但游标法需要更多的逻辑资源和更长的转换率。多链平均拓扑不会提高死时间，但相比游标方法，会占用更多的资源。waveunion方法虽然节约资源，但是需要复杂的环形振荡器设计，其性能取决于延迟单元之间的不均匀性。然而，随着半导体制造工艺的提升，这种不均匀性时下已经不严重了。bin-to-bin校准方法只能缓解延迟单元的非线
性问题，而且其扩展性较差，当改变通道位置或者更换硬件平台时，都需要进行重新处理。
7.使用应用专用集成电路(application-specific integrated circuit，asic)的tdc设计可以显著地解决上述问题。虽然这些面向asic的j9九游会真人的解决方案通常能实现令人满意的性能，但它们一方面要求较高的制造成本和较长的设计周期，因此技术迭代慢，发展速度受到了极大的限制；另一方面，它们不能重复使用，导致灵活性较差。因此，只有经验和资源丰富的团体才有实力选择基于asic的j9九游会真人的解决方案。这种现象在某种程度上可能会抑制创新的步伐，因此许多tdc的设计往往首先使用fpga进行验证，再采用asci进行批量流片。
8.传统的tdc往往将延迟单元以一条直线的方式串在一起。如以fpga为平台实现的tdc为例，基于fpga的tdc是通过fpga的进位单位作为延时单位串成一串。为了保证tdc链上的资源能够完整的对系统时钟进行“内插”，要求整条延迟链产生的固有延迟大于计数器的时钟周期，这一必要条件往往称为时钟条件。而整个延迟链产生的延迟由每一个延时单元的固有延迟以及总的延迟单元的数量决定，因此在计数器时钟固定的情况下，当延时单元的精度很高时，就需要保证延迟单元的数量很多，也就会导致传统的单链tdc在fpga上串得很长，这也就会带来以下技术问题：
9.(1)线性度差。理想的tdc要求每一个延时单元之间的传递延时都要相同，以保证高的线性度。然而，实际中只有在同一个资源块内的延迟单元能保证良好的一致性；在不同的资源块间的延迟单元由于布线资源的差异性较大，导致了严重的非线性问题。
10.(2)误差大。当tdc链长过长，会导致“气泡”的问题，即当一个信号经过一条链时，理论上其经历过的所有延迟单元都会被触发，即输出应该全为“1”(或相反“0”)，然而当链长较长时，全为“1”的触发段中可能会存在许多“0”，这将严重干扰tdc的测量结果。
11.(3)鲁棒性差。延迟单元的固有延迟时间受温度的影响变化较大，当温度变化较大时，不仅会影响链中延迟单元的线性度，且会使其固有延迟整体发生偏移，给测量带来误差。
12.通过上述分析，现有技术存在的问题及缺陷为：
13.(1)现有的tdc模拟方案在实现中需要使用模拟量，而模拟量易受信号波动的影响；同时，现有的tdc模拟方案的单次测量时间往往远高于待测时间间隔，即较长的转换率，这将导致死时间过长，无法进行高频次的测量。
14.(2)现有的游标法需要更多的逻辑资源和更长的转换率，多链平均拓扑会占用更多的资源；waveunion方法需要复杂的环形振荡器设计，性能取决于延迟单元之间的不均匀性；bin-to-bin校准方法只能缓解延迟单元的非线性问题，且扩展性较差，当改变通道位置或者更换硬件平台时需要进行重新处理。
15.(3)现有的tdc数字方案中，延迟单元的特性容易受到器件固有缺陷、功率和温度动态变化等的影响，导致了严重的非线性问题；同时，每个延迟单元的固有延迟是由其制造工艺决定的，不能够被修改。
16.(4)现有面向asic的j9九游会真人的解决方案要求较高的制造成本和较长的设计周期，技术迭代慢，发展速度受到极大限制；不能重复使用，导致灵活性较差，抑制创新步伐；而传统的tdc存在线性度差、误差大以及鲁棒性差的问题。
技术实现要素：
17.针对现有技术存在的问题，本发明提供了一种分段式时间数字转换器、控制方法、介质、设备及终端。
18.本发明是这样实现的，一种分段式时间数字转换器的控制方法，分段式时间数字转换器的控制方法包括：改变延迟链的结构，利用多条短的并形链对tdl tdc中待测信号的“细”时间进行测量；通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并形测量的目的。
19.进一步，链长个数依据时钟条件以及每条链的测量区间确定。
20.进一步，分段式时间数字转换器的控制方法还包括：
21.利用多条并形短链对待测信号进行“细”时间测量中，链1与待测信号相接，链1与链2前面均连接延迟单元，用于产生固定的延迟时间，其中链2前延迟单元配置的延迟时间δt
d2
长于链1中延迟单元造成的延迟时间δt
d1
，δt
d2
＞δt
d1
。
22.进一步，链前面的延迟单元与链中的延迟单元是两个不同的逻辑资源；
23.其中，链前的延迟单元是软件配置的单个或多个延迟单元，在xilinx fpga中是idelay资源；而链中的延迟单元则采用carry4/8资源。
24.进一步，链1的测量范围mτ与两条链前延迟单元产生的延迟时间满足条件mτ＞δt
d2-δt
d1
，其中m为延迟单元的个数，τ为每个延迟单元固定的延迟时间。链2的测量范围与链1相同，链1和链2的合计测量时间为2mτ，满足时钟条件2mτ＞t。
25.进一步，当时间间隔为δt的信号输入时，若δt＜mτ，则任何一条链均能完成对待测量信号的测量，则仅对链上被触发的延迟单元的个数进行计数，当数量为n时，则待测信号为δt＝nτ；若待测时间间隔t＞δt＞＝mτ，则利用两条链配合完成测量过程，其中t为系统时钟。由第一条链测量mτ部分，而另一条链的测量结果为m'τ，则最终的测量结果为(m m')τ-(mτ-(δt
d2-δt
d1
))＝m'τ (δt
d2-δt
d1
)；当δt＞t时，分为两个部分进行测量，一部分为系统时钟的整数部分，另一部分为系统时钟的小数部分；整数部分通过计数功能实现，而小数部分则利用多个并形短链进行测量。
26.本发明的另一目的在于提供一种应用所述的分段式时间数字转换器的控制方法的分段式时间数字转换器，分段式时间数字转换器包括多条短链以及短链前连接的延迟单元，延迟单元用于产生固定的延迟时间；利用多条短链对tdl tdc中待测信号的“细”时间进行测量；通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并形测量的目的。
27.本发明的另一目的在于提供一种计算机设备，计算机设备包括存储器和处理器，存储器存储有计算机程序，计算机程序被处理器执行时，使得处理器执行所述的分段式时间数字转换器的控制方法的步骤。
28.本发明的另一目的在于提供一种计算机可读存储介质，存储有计算机程序，计算机程序被处理器执行时，使得处理器执行所述的分段式时间数字转换器的控制方法的步骤。
29.本发明的另一目的在于提供一种信息数据处理终端，信息数据处理终端用于实现所述的分段式时间数字转换器。
30.结合上述的技术方案和解决的技术问题，本发明所要保护的技术方案所具备的优
点及积极效果为：
31.第一，针对上述现有技术存在的技术问题以及解决该问题的难度，紧密结合本发明的所要保护的技术方案以及研发过程中结果和数据等，详细、深刻地分析本发明技术方案如何解决的技术问题，解决问题之后带来的一些具备创造性的技术效果。具体描述如下：
32.1.线性度好。本发明提出的分段式时间数字转换器的控制方法将整条长链通过“折叠”的方式，巧妙地将所有的延迟单元都放在一个逻辑块中，这就完全避免了由于跨多个资源块所引入的线长不一致而导致的非线性问题。
33.2.结构简单，资源利用率高。本发明的分段式时间数字转换器结构简单，只需要固定的延迟单元和多条放在一个逻辑资源块的短链构成，其中固定的延迟单元由于链长较短，布局上可以更紧凑，其所浪费的布局空间更少。相反，长链资源本身就稀少，当将长链布局在有限的空间中时，未被利用的部分可能无法再次布下一条长链。这与计算机系统中的内存分配相似，长链等价于大块地址连续的空闲区，而短链则等价于分布于不同空间的小片段内存。大块地址连续内存是众所周知的稀缺资源，它是非常有限的，而小片的空闲内存则较多，若能利用这些小片内存组成大块的空闲内存，资源利用率必定会更高。
34.3.鲁棒性好，对器件和通道的变化不敏感，可在线更正温度引入的漂移。器件在制造过程中，空间位置相近的资源，其相似度更好，即一致性较好，当器件改变或通道改变时，这一性质仍然成立。那么，本发明基于空间位置相近的资源建立的tdc，其每个延迟单元的时间延迟的一致性也较好，当器件或通道发生变化时，这些延迟单元的一致性并不会被破坏，因而本发明提出的tdc的鲁棒性更好。另外，本发明中需要可配置延迟时间的逻辑资源，如在xilinx fpga中的idelay，它们往往对温度变化不敏感，利用这些不敏感的资源，配合多条短链，可以构成差分测量单元；再配合已知时间的脉冲信号(在fpga中可以通过pll非常容易提供)，可以测量得到在不同温度条件下，延迟单元被触发的个数，这样就能求出不同温度条件下，单个延迟单元的固有延迟时间，进而对温度产生的影响进行补偿。
35.第二，把技术方案看做一个整体或者从产品的角度，本发明所要保护的技术方案具备的技术效果和优点，具体描述如下：
36.(1)技术效果：通过tdc在码密度测试中的实验效果可知，本发明提出的分段式时间数字转换器结构，其inl与dnl要明显优于传统的结构；且inl与dnl均低于0.5lsb，但传统方案高达1.5lsb；inl与dnl越小，则线性度越好，性能越优。
37.(2)技术优点：tdc作为一种时间测量工具，需要保证测量的准确性，而影响其准确性的因素主要包括自身的分辨率以及线性度，本发明具有的高线性度能够有效提高tdc测量的准确性。
38.第三，作为本发明的权利要求的创造性辅助证据，还体现在以下几个重要方面：
39.(1)本发明的技术方案填补了国内外业内技术空白：传统的时间数字转换器线性度差、鲁棒性差、结构复杂、资源利用率低。为了解决线性度以及时间分辨率的问题，要么需要引入更多的资源，使得资源利用率低，结构的复杂度也提升；要么需要花费大量的工作进行校准，使得鲁棒性极差。尽管性能上有提升，这些额外的代价往往使人忘而却步，尤其是在多通道的场景下，很难推广。而本发明提供的分段式时间数字转换器则填补了现有技术的空白。
40.(2)本发明的技术方案解决了人们一直渴望解决、但始终未能获得成功的技术难
题：现在有方法一直想解决tdc中的非线性问题，然而为了解决非线性问题却又引入了过多的时间成本或者资源成本，而本发明所提出的tdc结构，能够在不消耗更多资源的条件下，无需校准(即不需要额外的时间成本与计算成本)，即可完美地解决非线性问题。
附图说明
41.为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图做简单的介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下还可以根据这些附图获得其他的附图。
42.图1是本发明实施例提供的分段式时间数字转换器的控制方法流程图；
43.图2是本发明实施例提供的利用多条并形短链对待测信号进行“细”时间测量的基本原理图；
44.图3是本发明实施例提供的“细”时间测量部分原理图；
45.图4a是本发明实施例提供的tdc在码密度测试中的实验效果图；
46.图4b是本发明实施例提供的tdc在dnl测试中的实验效果图；
47.图4c是本发明实施例提供的tdc在inl测试中的实验效果图。
具体实施方式
48.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
49.针对现有技术存在的问题，本发明提供了一种分段式时间数字转换器、控制方法、介质、设备及终端，下面结合附图对本发明作详细的描述。
50.如图1所示，本发明实施例提供的分段式时间数字转换器的控制方法包括以下步骤：
51.s101，改变延迟链的结构，利用多条短的并形链对tdl tdc中待测信号的“细”时间进行测量；
52.s102，通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并形测量。
53.本发明的核心思想是改变延迟链的结构，利用多条短的并形链对tdl tdc中的“细”时间做测量，由于短链造成的延时时间短，单一的短链均无法满足时钟条件。因此通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并形测量的目的。这里以两条短链为模型阐述其基本的测量过程，在实际的实现过程中，可能会需要不止两条短链，具体的链长需要多少个，要依据时钟条件以及每条链能够测量多大的区间来确定。
54.如图2所示，为本发明利用多条并形短链对待测信号进行“细”时间测量的基本原理图。在图2中，链1直接与待测信号相接，图中链1与链2前面均接有一个延迟单元，它们用于产生固定的延迟时间，其中链2前延迟单元配置的延迟时间δt
d2
要长于链1中延迟单元造成的延迟时间δt
d1
，即δt
d2
＞δt
d1
。注意这里链前面的延迟单元与链中的延迟单元是两个
不同的逻辑资源。链前的延迟单元是可以软件配置的单个或多个延迟单元，以xilinx fpga为例，它可以是idelay资源；而链中的延迟单元则往往采用carry4/8资源。
55.同时，链1的测量范围mτ与两条链前延迟单元产生的延迟时间应满足mτ＞δt
d2-δt
d1
，其中m为延迟单元的个数，τ为每个单元固定的延迟时间。链2的测量范围为了简化处理，可以与链1中的相同。链1链2两条链合起来的测量时间，即2mτ，应满足时钟条件，即2mτ＞t。
56.当一时间间隔为δt的信号输入时，若δt＜mτ，那么任何一条链均能完成对待测量信号的测量，这时，只需要对链上被触发的延迟单元的个数进行计数，假设为n，那么待测信号则为δt＝nτ。若待测时间间隔t＞δt＞＝mτ，那么测量过程需要两条链配合完成，其中t为系统时钟。
57.其中，由第一条链测量mτ部分，而另一条链假设测量结果为m'τ，那么最终的测量结果则为(m m')τ-(mτ-(δt
d2-δt
d1
))＝m'τ (δt
d2-δt
d1
)。当δt＞t时，对其进行测量时，可以分为两个部分，一个部分为系统时钟的整数部分，一个部分为系统时钟的小数部分。整数部分通过计数功能即可实现，而小数部分则可以利用多个并形短链对其进行测量。
58.本发明实施例提供的分段式时间数字转换器包括多条短链以及短链前连接的延迟单元，延迟单元用于产生固定的延迟时间；利用多条短链对tdl tdc中待测信号的“细”时间进行测量；通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并形测量的目的。
59.本发明可以应用于多种不同的领域，如核物理、汽车车辆、医学成像等。在核物理中，如高能粒子追踪需要对粒子的飞行时间作出准确测量，本发明具备的高线性度可以使其在应用中显著提高测量精度；在汽车车辆中需要利用雷达探测车辆信息，应用本发明可以提高探测精度；而在医学成像中，如pet需要pet探测器准确测量γ光子的飞行时间，本发明具备的高线性度可以显著提高γ光子飞行时间测量的准确性，并且由于pet探测器具有几十路信号读出通道，因此需要对几十路tdc进行集成，而本发明具备的高资源利用率以及高鲁棒性可以显著降低多通道tdc集成的难度。
60.本发明实施例在研发或者使用过程中取得了一些积极效果，和现有技术相比的确具备很大的优势，下面内容结合试验过程的数据、图表等进行描述。
61.以xilinx ultrascale fpga为例描述本发明实施例的具体实现过程。本发明的tdc其测量原理本质上与tdl tdc相同，即通过系统时钟测量“粗”时，通过延迟链资源测量“细”时间，本发明的创新性在于对“细”时间的测量结构进行了创造性的更新，因此这里只讲“细”时间的测量实现过程。
62.如图3所示为系统实现的原理图。整个系统包含6个idelay单元与120个carry8组成的并形短链。其中idelay采用了簇式分层结构，每一簇的延迟时间已标记在图中。120个carry8构成4条短链，每个carry8只有约30ps的延迟时间，因此每条短链的测量范围仅有900ps。上述设置满足时钟条件：600-0《900，1200-600《900，1800-1200《900，120*30＝3600ps》t＝2.5ns，即400mhz系统时钟。在运行时，通过检测每条链上的触发状态即可得到待测的时间间隔。设从上到下，每条链前的延迟单元造成的延迟分别为：δt1,δt2,δt3,δt4，每条短链上的延迟单元的固有延迟为τ，每条链上的延迟单元的个数为m，那么对“细”时间的测量过程如下：
63.(1)检测每条短链上“01”跳变沿，即上升沿、信号的尾部，“10”跳变沿，即信号的下
降沿、信号的起始，的位置，设其位置分别为p
01
,p
10
，这两个信号在链上的位置分别为c
01
,c
10
，其中≤1p
01
,p
10
≤30，1≤c
01
,c
10
≤4。
64.(2)确定“01”跳变沿与“10”跳变沿之间经历的系统时钟数分别为n
01
,n
10
。
65.(3)如果n
01
＝n
10
，分两种情况讨论：当c
01
＝c
10
时，δt＝(p
10-p
01
)τ；当c
01
≠c
10
，
66.(4)若n
01
≠n
10
，则
67.本发明实施例提供的tdc在码密度测试中的实验效果如图4a～图4b所示，其中，浅灰色部分为本发明提出的tdc的码密度测试结果，深灰色为传统结构的测试结果。从图4a～图4b中可以看到，本发明提出的结构，其inl与dnl要明显优于传统的结构。在本发明提出的结构下，inl与dnl均低于0.5lsb，但传统的方案高达1.5lsb；inl与dnl越小，则线性度越好，性能越优。
68.图3中，input表示输入信号；iodelay unit表示引入固定延迟的延迟单元，其中iodelay是实例化时，所采用的资源的名称；同理，carry8 unit是做细分测量的延迟单元，carry8就是实例化时所采用的资源的名称。
69.应当注意，本发明的实施方式可以通过硬件、软件或者软件和硬件的结合来实现。硬件部分可以利用专用逻辑来实现；软件部分可以存储在存储器中，由适当的指令执行系统，例如微处理器或者专用设计硬件来执行。本领域的普通技术人员可以理解上述的设备和方法可以使用计算机可执行指令和/或包含在处理器控制代码中来实现，例如在诸如磁盘、cd或dvd-rom的载体介质、诸如只读存储器(固件)的可编程的存储器或者诸如光学或电子信号载体的数据载体上提供了这样的代码。本发明的设备及其模块可以由诸如超大规模集成电路或门阵列、诸如逻辑芯片、晶体管等的半导体、或者诸如现场可编程门阵列、可编程逻辑设备等的可编程硬件设备的硬件电路实现，也可以用由各种类型的处理器执行的软件实现，也可以由上述硬件电路和软件的结合例如固件来实现。
70.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，都应涵盖在本发明的保护范围之内。